Missions FPGA : Dénichez votre future mission indépendante

Résumé des emplois de Patrick,
freelance FPGA habitant l'Ille-et-Vilaine (35)

• Architecte / Concepteur

  FPGA Expert TEAMCAST Rennes
  Jan 2015 - Jan 2015

  Conception FPGA autour de la norme ATSC3 (modulateur et gateway), prototype de modulateur ATSC3 pour la PlugFest ATSC3.
   Construction du Bootstrap, des BB et L1 Pkt, mux BB/L1 Pkt.
   Encapsulation générique TS des BB Pkt pour sortie ASI, encapsulation UDP, IP, Ethernet pour sortie Gateway.
  Architecture et implémentation VHDL, simulation Modelsim, validation, cible Virtex 6.

• Concepteur FPGA Expert

  ENENSYS Rennes
  Jan 2014 - Jan 2014

  Conception FPGA sur différentes plateformes autour de la vidéo sur IP, DVB, et DVB T2 (seamless IP switch, seamless ASI switch, T2 Gateway, T2-MI desencapsulator, ASI splitter).
  
   TS Over IP : travail sur les couches Ethernet, IP, UDP, RTP, paquets TS, tables SI/PSI (PAT, PMT, SDT, NIT, etc …) et erreurs ETR290.
  
   DVB-T2 : travail sur l’extraction de la couche transport des paquets T2-MI, extraction des différents types de paquets, reconstruction des TS etc
  Conception et implémentation VHDL, simulation Modelsim, validation, cible Cyclone 4, Cyclone 5.

• Concepteur IP numériques

  Confidentiel Rennes
  Jan 2012 - Jan 2013

  Développement IP numériques dans le domaine du transport vidéo (ASI, SDI).
  Travail sur normes SMPTE SDI SD, HD 750 lignes, HD 1125 lignes, et 4k etc. Extraction de la vidéo et des Ancilary Data d’un signal SDI dans le but d’envoyer le flux vidéo vers un PC pour un traitement software.
  Conception VHDL, simulation (Modelsim).

• Responsable de Lot / Concepteur FPGA

  ORANGE LABS Rennes
  Jan 2010 - Jan 2012

  Réalisation d’un démonstrateur technologique « récepteur MIMO OFDM » pour soutenir les propositions de standardisation de Orange Labs en évaluant le rapport « performance versus complexité » de la solution retenue. Implémentation sur FPGA de la chaîne complète.
  
   Émetteur : codeur, poinçonnage, entrelaceur, mapping, mise en trame, insertion des pilotes, IFFT, rajout du préfixe cyclique.
  
   Récepteur: démodulation OFDM (suppression préfixe cyclique et FFT), estimation du canal, égalisation, demapping, désentrelacement.
  Conception et implémentation VHDL, simulation Modelsim, validation et intégration sur une plateforme CHIPIT (9 FPGA Xilinx Virtex 4).

• Concepteur ASIC

  RENESAS Rennes
  Jan 2009 - Jan 2010

  Prise en charge de l’interface RX de l’interface modem sur un ASIC de téléphonie.
  Réception des trames 2G, 3G et LTE, alignement des flux Main et Diversity des deux carriers, décodage des trames, interpolation 3G, système configurable d’élimination d’échantillons en début ou fin de trame, présentation des trames au modem.
  
  Conception et implémentation VHDL, simulation Top et unitaire RTL (Synopsys VCS), simulation top Standalone Gate, Simulation Top en C, Simulation Top Gate back annotée, couverture de code, vérifications Spyglass.

• Architecte / Responsable de Lot / Concepteur FPGA Expert

  THOMSON Rennes THOMSON GRASS VALLEY
  Jan 2004 - Jan 2009

  Projet SDI SD et HD sur Ethernet : suite du démonstrateur technologique réalisé en 2006 dans ce même service. Séparation de la Vidéo et des Ancilary Data, encapsulation Ethernet.
  Conception VHDL, simulation (Modelsim), synthèse (Synplify), routage (ISE), cible Virtex5.
  THOMSON BROADCAST et MULTIMEDIA
  
   Projet PASSPRO PCI EXPRESS : évolution des cartes FPGA PCI ASI et SDI vers du PCI EXPRESS.
  
   Projet TMCC : évolution de l’architecture d’un FPGA vers un support de TMCC sur ASI.
  
   Projet IPV6 SUR GES : refonte de l’architecture interne du FPGA de la carte GES double port Giga Ethernet afin de supporter IPV6 avec l’architecture hardware existante.
  
   Projet GES EXPRESS : spécifications, architecture et conception d’un FPGA (cible Altera ArriaGx) sur une carte réseau PCI EXPRESS 4 ports Giga Ethernet en entrée et sortie, diffusion de programme TV sur IP à la demande et analyse des échanges sur le réseau, support IPV6 natif.
  
   Projet EAGLE G2 : conception FPGA sur une plateforme équipée de 8 entrées sorties ASI et constituée d’un assemblage de 3 cartes (FPGA ArriaGx, Mémoire DDR2, CAM) communiquant par liens HSL : matériel de sécurisation de transmission ASI.
  
  Conception VHDL, simulation (Modelsim), synthèse (Leonardo ou QUARTUS), routage (QUARTUS), cibles Altera Stratix2 S90, ArriaGx, Stratix S40, et APEX 400K.