Freelance Xilinx Virtex : Repérez les talents nécessaires à votre projet

Résumé d'expériences de Nassima,
freelance XILINX VIRTEX résidant dans l'Essonne (91)

Ingénieur au CEA
juillet 2009 - décembre 2010
• Développement d’un simulateur GHDL pour architecture reconfigurable.
• Développement hardware et software d'une plateforme multiprocesseurs (MPSOC).
- Développement des caches de données et d'instructions pour le processeur de contrôle.
- Développement d'un noyau temps réel pour la gestion des taches : préemption et migration des tâches, sauvegarde et restauration de contextes, gestion de la consommation d'énergie des processeurs de calcul.
- Développement d'une MMU(memory management unit) commune aux processeurs de calcul pour gérer les données, dans le cadre d'une exécution en flot de données.
Environnement VHDL, GHDL, systemC, C, FPGA, outils de développement Xilinx, Modelsim, plateforme GRLIB, processeur leon3, Linux.

Développement de software de deux CPLD
pour le compte d𠆚LSTOM. Les CPLD développés sont utilisés dans les cartes allumeur 6 voies et 2 voies.
décembre 2008 - juin 2009
• Ecriture des spécifications fonctionnelle, de conception, et de validation.
• Codage en VHDL des fonctions.
• Test et validation RTL sur modelsim.
• Placement et routage sous quartus
Environnement VHDL, CPLD MAXII, outils de développement d'Altera Quartus 8.1, Modelsim PE6.3.

Evaluation de la faisabilité d’une implantation matérielle sur FPGA Xilinx Virtex V5FX30. Ce travail est pour le compte de Trixell
octobre 2008 - novembre 2008
• Etude de l𠆚rchitecture.
• Evaluation des ressources pour l’implantation sur FPGA.
• Rédaction d’un rapport.
Environnement VHDL, FPGA xilinx, outils de développement de xililnx (ISE).

chez Eblink
juin 2007 - septembre 2008
Développement de la partie numérique des cartes Eblink.
Eblink développe des cartes qui permettent de remplacer les câbles coaxiaux existants entre les BTS et les antennes la communication est ainsi assurée par une liaison WIFI. L'une des cartes est connectée à la BTS tandis que l'autre est connectée à l'antenne. Par liaison WIFI toute l'information sortant de la BTS est récupérée sur la carte antenne et transmise à l'antenne. La partie numérique des cartes Eblink permet de contrôler, commander et communiquer avec les composants RF, elle assure également la communication entre les deux cartes Eblink en utilisant un signal pilote généré par le FPGA, ceci permet de corriger des erreurs de fréquence ou contrôler le gain.
• Codage en C sur microcontrôleur des fonctions de contrôle et de commande des composants RF, et de communication avec les cartes Eblink.
• Codage en VHDL des fonctions permettant la génération du signal pilote et la transmission des données entre les cartes Eblink. Placement / Routage sur FPGA.
• Test et validation sur carte.
• Rédaction et mise à jour des manuels de référence technique.
Environnement C, microcontrôleur PIC 18F8722, PIC 18F2455, outils de développement de microchip (Mplab), FPGA Cyclone, VHDL, et d'Altera (Quartus)

chez Nagra
septembre 2006 - mai 2007
Validation d'une nouvelle version de cartes de contrôle d'accès :
• Validation du contrôle d�ès sur décodeurs DVB-S : application de séquences de test sur un parc de (100) décodeurs DVB-S test d'initialisation, d'authentification, décryptage.
• Etude de faisabilité et proposition de solutions pour l𠆚utomatisation des tests décodeurs.
Environnement Matériel et outils produits par Nagra sous environnement windows.

chez Alcatel
janvier 2006 - juin 2006
Développement d’une version évoluée de la plate-forme d'Alcatel media-gateway 7570.
Ce projet a pour but de développer le hardware et le firmware nécessaires pour transporter des trames de transmission E1 et STM1 sur liens Gigabit Ethernet avec prise en compte du contrôle APS (Automatic Protection Switch).
• Codage en VHDL des fonctions de multiplexage de trames de différents types (E1 et STM1) et de formatage/encapsulation dans la trame Gigabit ethernet.
• Simulation des fonctions avec Modelsim
• Placement / Routage sur FPGA Stratix avec Quartus.
• Test sur carte du datapath en utilisant SignalTap.
• Test du contrôle APS (Automatic Protection Switch).
• Contrôle des cartes.
• Rédaction et mise à jour des manuels de référence technique.
Environnement trames de transmission E1, STM1, PDH, SDH, VHDL, cible FPGA Stratix, outils d'Altera (Quartus)

chez TEXAS INSTRUMENTS
avril 2005 - novembre 2005
Rédaction technique hardware de circuits de téléphonie mobiles :
Vérification du contenu des documents de spécification fonctionnelle et d’intégration des circuits de téléphonie mobile.
Rédaction, mise à jour, et review des manuels de référence technique des circuits OMAP1030, OMAP1230, OMAP2230, et Locosto.
Action de méthodologie : organisation et coordination du travail du groupe pour une meilleure efficacité et un moindre coût, et animation de brainstorming.
Environnement Outils produits par Texas Instrument

Attachée temporaire d𠆞nseignement et de recherche
à ENSEA-Cergy (ETIS)
2001 - 2002
Enseignement
Langage C (niveau bac+3).
Architecture temps réel : implantation d𠆚pplications de traitement de signal sur DSP Sharc (niveau bac+5).
Encadrement de projets
Projets de fin d𠆚nnées d’ingénieurs : Filtrage en ondelette sur Sharc(21061), estimation de mouvement sous MPEG (en langage C).
Recherche
Etude des architectures reconfigurables dynamiquement.
Environnement Langage C, DSP Sharc (21061), MPEG, ondelette

Enseignante en informatique
à Institut polytechnique Saint-Louis Cergy et Université de Cergy
2000 - 2001
• Langage Pascal (niveau bac+2) et C (niveau bac+3).
• Bureautique (niveau bac+1).
Environnement Langages Pascal, C, et bureautique

à ENSEA-Cergy (ETIS)
1999 - 2003
Etude des architectures FPGA reconfigurables dynamiquement, et implantation matérielle d’opérateurs de détection et d𠆞stimation de mouvement temps réel.
• Contribution à la définition des critères d’évaluation des architectures reconfigurables dynamiquement, et mise en évidence de l'apport de ces architectures en terme de puissance, de consommation, et de surface de calcul par rapport à une architecture à reconfiguration statique.
• Etude algorithmique et implantation matérielle temps réel sur FPGA Atmel (AT40K40) et Xilinx (Virtex et XC4000) d’un détecteur de mouvement basé sur les champs de Markov.
Proposition d’une nouvelle implantation temps réel du détecteur de mouvement adaptée à des architectures reconfigurables à grain fin type FPGA.
Etude de la gestion des données en mémoires (rangements et mises à jour) pour une implantation performante.
Etude et implantation matérielle temps réel sur FPGA Atmel (AT40K40) et Xilinx (Virtex et XC4000) de détecteurs d𠆞stimation de mouvement basés sur l𠆚ppariement de blocs.
Etude des différentes architectures possibles d’un estimateur de mouvement MPEG basé sur l𠆚ppariement de blocs.
Design d’une architecture temps réel adaptée au FPGA Atmel AT40K40.
Etude et implantation matérielle temps réel sur FPGA Atmel (AT40K40) d’un détecteur de contour.
Gestion de flux mémoire entre IP
Etude de l’influence du rangement des données en mémoire et de la gestion du flux entre IP sur les performances d’une implantation.
Implantation matérielle temps réel sur FPGA Atmel AT40K40.
Environnement Traitement de l'image et du signal, détection et estimation de mouvement : C, VHDL, Modelsim, Active-VHDL, Leonardo, Synopsys, FPGA-express, outils de placement/routage de Xilinx (ISE, Alliance), et d'Atmel (Figaro), FPGA Atmel (ATK40) et de Xilinx (Virtex et XC4000)