CV/Mission Altera freelance

Exemple des missions d'Eric,
freelance ALTERA habitant le Val-de-Marne (94)

• Thalès AIRSYS Elancourt
  Jan 2008 - Jan 2008

  Développement de deux FPGA Stratix II et Lattice cadencés à 250 MHz pour un système auto directeur de tête de missiles à synthèse de fréquence.
  - IP DDS à architecture parallèle pour générer des fréquences dans la bande ± 500 MHz.
  - IP de générations de signaux de synchronisation avec résolution de 1 ns.
  - IP d&#x2019interpolation linéaire en fréquence avec contrainte de pente de ralliement.
  - IP d&#x2019arbitrage de bus dans un contexte temps réel (interfaçage NIOS / USB / FPGA, IP).
  - Participation aux spécifications et rédaction des documents de conception.
  - Spécification et conception d&#x2019un PLD LATTICE chargé du boot de la carte.

• ADVANTEST Europe R&D
  Jan 2006 - Jan 2013

  Développement de FPGA Spartan 2 / 3 pour un analyseurs de spectre hétérodynes (balayage de la FI) gamme 10 MHz &#x2013 8 GHz.
  Debug et optimisation de la nouvelle gamme d&#x2019analyseurs de spectres FUS HCN.
  - Pilotage des VCO et PLL fractionnaire par bus SPI avec options d&#x2019étalements spectral pour suppression des spurious pendant le sweep.
  - Développement et intégration d&#x2019une linéarisation du sweep en temps réel grâce à l&#x2019intégration d&#x2019opérateurs itératifs à virgule fixe.
  - Optimisation de l&#x2019interfaçage d&#x2019une IP RFEL (DDC et filtrage) avec le DSP.
  - Conception d&#x2019un démodulateur IQ constitué d&#x2019un NCO et CIC pour filtrage et décimation.

• SAGEM SA (Massy) FPGA ALTERA pour l'AIRBUS A380.
  Jan 2004 - Jan 2004

  Développement de FPGA ALTERA pour l'AIRBUS A380.
  - Etude et intégration d&#x2019un PLD intégrant une fonction d&#x2019arbitrage de bus dans un contexte multiprocesseurs (3 x Motorola MPC8250 fonctionnant avec ECC).
  - Etude et intégration d&#x2019une fonction de recherche de synchronisation entre le calculateur et l&#x2019enregistreur ARINC573.
  - Rédaction de documents de spécification, de conception et de suivi d&#x2019exigence.

• 2 ans &#x2013 ATEME
  2004 - 2006

  Développement d&#x2019un encodeur MPEG-4/AVC : FPGA de compression vidéo SD (standard TV) et HD pour les marchés de la vidéo professionnelle (Altera Stratix-II).
  - Benchmark évolué pour différentes IP.
  - Etudes, développement et intégration d&#x2019IP VHDL s&#x2019intégrant dans un environnement AHB :
  - Incrustation de logo,
  - Mise en paquet du flux vidéo de sortie (norme RFC3084),
  - IP de synchronisation des différentes IP du système,
  - Package d&#x2019options de synthèse dans les IP permettant une souplesse d&#x2019intégration (passage SD/HD, paramétrage,&#x2026)

• THALES AVIONICS (Vélizy, Meudon)
  Jan 2003 - Jan 2003

  Développement de matériel électronique pour l'AIRBUS A380.
  - Conception préliminaire d'une carte d'entrées / sorties pour le Head Up Display Controler.
  - Elaboration du cahier des charges de la carte mixtes analogique et numérique,
  - Elaboration des documents de conception préliminaire associés,

  - Environnement technique de la carte : Entrées / sorties ARINC429, PCI. Environnement technique de la carte : Entrées / sorties ARINC429, PCI.

• 4 mois - IER (Suresnes)
  Jan 2002 - Jan 2003

  Développement de machine de validation de coupon pour les aéroports.
  Etude et conception d'un FPGA Spartan2 intégrant une interface ISA simplifiée et permettant:
  - Le pilotage par PWM des drivers de puissance des moteurs pas à pas du lecteur.
  - La détection de la présence et le sens des pistes magnétique du coupon.

• SOGITEC (Suresnes)
  Jan 2001 - Jan 2002

  Développement de FPGA Virtex 2 pour un simulateur vidéo d'entrainement militaire.
  - Etude d&#x2019un fond de panier pour haut débit LVDS (500 Mb/s, 2,5V)
  - Développement d&#x2019une interface d&#x2019émission et de réception LVDS sur FPGA Virtex 2.
  - Etude, réalisation et mise au point d&#x2019un composant programmable (Lattice) avec une interface parallèle pour PC, norme IEEE1284 pour téléchargement des FPGA et gestion de flash.
  - Spécification des drivers C pour piloter le CPLD.
  - Spécification, conception et schématique d&#x2019une carte d&#x2019outillage pour génération de pattern de test et d&#x2019évaluation de composants avec 3 FPGA Virtex 2.

• MATRA Transport (Forfait)
  2001 - aujourd'hui

  Développement d&#x2019un ALTERA EP20K400, de mesure d&#x2019amplitude d&#x2019un signal analogique BF numérisé dans un environnement industriel sécurisé (calculs doublés d&#x2019une redondance codée)
  
  - Génération et extraction d&#x2019un aléa permettant le contrôle de la conversion analogique/numérique,
  - Intégration de 12 filtres IIR + calcul d&#x2019énergie du signal d&#x2019entrée,
  - Module de communication série synchrone HDLC bidirectionnel,

• ASTRIUM (Forfait)
  2000 - aujourd'hui

  Etude et réalisation d&#x2019un système de simulation d&#x2019images vidéo numériques (émission et réception avec contrôle) pour réaliser les tests d&#x2019un satellite militaire.
  
  - Conception et mise au point d&#x2019une carte VXI avec traitements numériques câblés et gestion mémoire SDRAM 64MHz acceptant différentes cartes filles pour adaptation au canal de transmission.

• THOMSON-CSF AIRSYS
  1992 - 2000

  Service Etude et Développement de calculateurs temps réel pour le traitement du signal radar.