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Aperçu des missions d'Abdelhakim,
freelance MODELSIM résidant dans les Alpes-Maritimes (06)

• Jan 2013 - Jan 2013

  Réalisation(s) :
  
  - Conception de l'environnement de verification ( Testbench et testcases en VHDL) pour un USB Redriver chez NXP Belgique à Leuven.

• <Texas Instruments
  Jan 2012 - aujourd'hui

  Réalisation(s) :
  
  - Scripting en TCL et automatisation du flot de conception de l&#x2019IP PRCM (Power Reset Clock Management) pour omap6430 platforme ) pour conception ASIC.
  - synthese DC synopsys et RC cadence ( generation du RTL structurel et application des contraintes de timing a partir des specifications.)
  - LEC (equivalence checking)entre RTL et netlist de synthese,
  - spyglass d Atrenta (pour detection de problemes de communications de domaines de clocks, bad RTL coding detection ,etc..)

• Jan 2011 - Jan 2012

  Réalisation(s) :
  
  &#xF0A7 Apprentissage en detail des Specifications USB3.0, ( partie physical Layer, Link Layer, protocol Layer, xHCI).
  &#xF0A7 Débugage du Verilog IP USB Device que ce soit dans la partie Link Layer et protocol Layer, Codage Verilog, simulation ncsim et Modelsim, synthèse FPGA Altera, analyzer LeCroy pour enregistrement Packets USB&#x2026.
  &#xF0A7 Support Technique au groupe support Client

• Jan 2006 - Jan 2009

  Réalisation(s) :
  
  &#xF0A7 Intégration Projet Attila
  Integration (ASIC CMOS 0.21um) OMAP Architecture.
  1. Connections entre les Modules (IP) suivant les specifications pour générer l&#x2019architecture ASIC.
  2. Codage de la « glue » pour éventuellement interfacer les différents modules et/ou corriger des bugs ou changements de spécifications
  3. Suivi et assignation des « bugs »
  4. Génération et gestion sur « ClearCase du Config. Spec. » de l&#x2019Architecture identifiée et tiquetée pour équipe de vérification et suivi&#x2026.
  5. Responsable pour la vérification formelle entre le code de synthèse et le code vhdl « equivalence checking de Cadence», certain rôles d&#x2019animateur d&#x2019équipe « lead » chez le client Texas Instruments
  6. Ecriture des scripts pour les « E.C.O », après étapes de placement routage en fin de projet
  7. Rôle additionnel de management en ce qui concerne ma société de service ALTRAN
  
  &#xF0A7 Intégration Projet Wrigley3g
  Intégration (ASIC CMOS 0.21um) Architecture OMAP Application Traitement d&#x2019image et du son pour portable. Assemblage RTL. , écriture de scripts ECO , vérification équivalence formelle entre résultats de synthèse et code vhdl « equivalence checking », remplaçant de l&#x2019ingénieur responsable d&#x2019équipe client&#x2026
  
  &#xF0A7 Intégration projet Neptune3g2
  Intégration (ASIC CMOS 0.21um) Architecture OMAP Application Traitement d&#x2019image et du son pour portable. Assemblage RTL (complexité 40000 signaux)(avec SPIDER de Duolog) et Bug Tracking (Rational clearQuest d&#x2019IBM), Power Management (isolation Power domain). ClearCase for File Management&#x2026

• Ingénieur consultant.

  SCHNEIDER ELECTRIC &#x2013 Sophia Antipolis
  Jan 2005 - aujourd'hui

  Réalisation(s) :
  
  &#xF0A7 Spécification (chronogramme TimingDesigner), Codage Verilog et simulation (NC-Verilog Cadence) d une Dpram Asynchrone
  &#xF0A7 Choix d&#x2019IP Uart

• Ingénieur consultant pour le design d&#x2019un ASIC 0.25u NEC

  SCHNEIDER ELECTRIC &#x2013 Sophia Antipolis
  Jan 2004 - Jan 2005

  Réalisation(s) :
  
  &#xF0A7 Participation a l &#x2018 architecture d&#x2019un Microcontrôleur de Bus prive,
  &#xF0A7 Codage de nombreux modules (Verilog),
  &#xF0A7 simulation (NC-Verilog Cadence) et cosimulation en C
  &#xF0A7 Test intégration Asic en C embarque.
  &#xF0A7 Utilisation de l&#x2019outil FORMALITY de Synopsys pour vérification formelle,
  &#xF0A7 Gestion de fichiers gCVS

• Conception d'un système d'encapsulation du protocole FC (SAN) par TCP/IP

  SAN Valley Systems- Campbell CA- USApour l'Internet et vise versa.
  Jan 2001 - Jan 2002

  Réalisation(s) :
  
  &#xF0A7 Ingénieur senior concepteur/Architecte ASIC
  
  &#xF0D8 Conception et spécification de TCP/IP en hardware.
  &#xF0D8 Recherche et état de l'art sur l'emploi de techniques temps réel pour le protocole iSCSI
  
  &#xF0A7 Chef de projet/Architecte
  
  &#xF0A7 Conception et spécification de l'interface réseau pour un produit FCIP storage area network (SAN)

  Environnement(s) techniques: &#xF0A7 Matériel : DDR RAMs, PowerPC IBM, FPGA Xilinx

• Conception de la partie ASIC pour routeur internet

  ALCATEL (Packet Engines)- Spokane WA - USA
  Jan 1999 - Jan 2001

  Réalisation(s) :
  
  &#xF0A7 Ingénieur concepteur ASIC
  
  &#xF0D8 Simulations haut niveau avec NC_Verilog pour le développement d'un processeur de réseau 2 gigabit.
  &#xF0D8 Conception architecturale d'un high-speed 20 gigabit "search engine".
  &#xF0D8 Participation à l'étude d'un processeur de réseau 40 gigabit.
  &#xF0D8 Etude de l'ensemble des IP cores CPU (ARM, MIPS) du commerce

  Environnement(s) techniques: &#xF0A7 Matériels : ASIC 0.25u CMOS, Différents modules, CPU maison type ARM &#xF0A7 Langages : Behavioral Verilog &#xF0A7 Outils : Verilog &#x2013NC (Cadence)

• Ingénieur Senior.

  GENESIS &#x2013 Markham - CanadaConception d'ASICs appliqués à la video (projecteur, flat panel display).
  Jan 1997 - Jan 1999

  Réalisation(s) :
  
  &#xF0A7 Participation a la réalisation complete d'un ASIC en VHDL, Modelsim MTI and Synopsys. Réalisé un contrôleur mémoire et FIFO, CMOS 0.25u
  &#xF0A7 Participation a la réalisation d'un ASIC avec VHDL, Modelsim MTI and Synopsys. Réalisé le host, CMOS 0.18u IBM

  Environnement(s) techniques: &#xF0A7 Matériels : ASIC CMOS 0.25u, ASIC CMOS 0.18u &#xF0A7 Langages : VHDL &#xF0A7 Outils : ModelSim, Synopsys

• Conception de la partie électronique numérique pour une machine pipeline de traitement d'image appliquée au médical. Ingénieur Senior.

  MORPHOMETRIX TECHNOLOGIES &#x2013 Toronto -Canada
  Jan 1995 - Jan 1997

  Réalisation(s) :
  
  &#xF0A7 Implémentation de plusieurs FPGAs pour un automate de traitement d'image médical.
  &#xF0A7 Réalisation d'une carte PCI d'acquisition de données

  Environnement(s) techniques: &#xF0A7 Matériels : FPGA&#x2019s Altera (serie 8000 et 10K Flex), VRAMs, Controleur Interface PCI AMD &#xF0A7 Outils : Altera, Orcad