Mohamed - Chef de projet C

Août 05 – Sept 06 : Digital designer au sein de l’équipe IP&Design.

Sept 06 – Prés : Front-End Technology & Manufacturing R&D Digital Team Leader.

Projet :
DDR III PHY Core Architecture (Norme JDEC n° 209) (Team Leader):
Low Power Double Data Rate (LPDDR) SDRAM: Spécifications design, Architecture, développement RTL (VHDL) et Validation Silicon :
_ Support de standard JEDEC DDR3 (Norme JDEC n° 209).
_ Architecture de transferts de données bidirectionnelle.
_ LPDDR SDRAM en lecture/écriture programmable avec bursts de 2, 4 ou 8.
_ Architecture SDRAMs: Standard, pipeline et multibank.
_ Type de Burst: Séquentiel ou Interactive.
_ Auto Precharge pour chaque accès.
_ Mode Auto Refresh: TCSR (Temperature Compensated Self Refresh) et PASR. (Partial Array Self Refresh).
_ Mode Power Down
_ SDRAM a grande vitesse et quatre banques configurables. (128 Mb, 256 Mb, 512 Mb, 1 Gb)

MIPI « Mobile Industry Processor Interface» (team leader):
Conception des bloques de MIPI_ST_DPHY_RX_TX (cut2 et cut3) pour les interfaces camera des téléphone mobile « NOKIA » :
_ Lien rapide avec swing à faible voltage swing (200mV)
_ Fonction à grande vitesse et transmission rapide de données. (800Mbits/s)
_ Contrôle à 10Mbps ou 20Mbps de flux de données.
_ Protocol rapides. (DDR et LVCMOS à faible consommation).
_ Contrôle et Interface Logique (CIL) pour la transmission et la réception des données.
_ Entrée série et sortie différentielle.
_ Option de choix entre 1 à 4 data lanes de 1 Gbps chacune.
_ Faible consommation. (3.2mA).
- Formation MIPI 3 mois à Noida (Inde) par MIPI Alliance.
- Signal de hautes performances avec un minimum de Jitter.
- Test automatique des données.
- Générateur d’arbre d’horloge.
- système de calibration, de control des bus et synchronisation des données.
- Control des transitions entre les différents modes.
- Vérification Static Timing Analysis (STA): (setup, hold, skew, temps de propagation).
- Réalisation d’un outil pour extraire et formater les performances des bloques numériques. (Applet JAVA)
High Speed USB2.0 PHY:

Conception et codage RTL(VHDL) des liens rapides USB2.0 :
- 110/90 MB/s en lecture/écriture séquentielles.
- Supporte les interfaces 8-bit unidirectionnel à 60MHz et 16-bit bidirectionnel à 30MHz.
- Contrôle de vitesse de lecture/écriture des données correcteur des erreurs.
- Protocoles de transport et de Contrôle d’accès.

Convertisseurs N /A (Norme I2S et Sony):
Conception et modélisation des DACs pour les applications audio. (Matlab/Simulink, VHDL) :
- Conception RTL (VHDL) des filtres numériques (IIR, FIR, filtres CIC).
- Conception RTL (VHDL) d’un modulateur Sigma Delta 5 ordre : SNR= -98 dB.
- Conception RTL (VHDL) d’un composant de Linéarisation et brassage : DWA (Data Weighted Averaging).
- Vérification hardware sur FPGA, Platfrome Altera Stratix IV GX EP4SGX230 de Altera.
- Etude de la stabilité et non-linéarité des modulateurs Sigma Delta. (Matlab/Simulink).
- Structures DAC : Sigma Delta, Mash, C/Ns segmentés.
- Vérification Static Timing Analysis (STA): (setup, hold, skew, temps de propagation).
- Modélisation VHDL-AMS, pour les simulations mixtes (Eldo).
- Technologies: 90nm, 65nm.
- Support client.

Amplification numérique (Team Leader):
Conception, modélisation et codage VHDL d’un amplificateur Digital classe D (C65_DA_110).
- Filtrage numérique et sur-échantillonnage.
- Modulation PWM.
- Performances: SNR=102dB, THD=98dB.
- Flot back End et front End en Cmos65.
Convertisseurs A /N (Norme I2S et Sony):
Conception et modélisation des ADCs (famille Cx_AD2xIV25) pour les applications audio. (Matlab/Simulink, VHDL) :
- Conception RTL (VHDL) des filtres de décimation.
- Modulation Sigma-Delta : 3ième ordre monobit.
- Modélisation VHDL-AMS, pour les simulations mixtes (Eldo).
- Technologies: 90nm, 65nm.
- Support client.

PLL et Estimateur des fréquences parasites (Team Leader):
- PLL 800Mhz, Jitter pic-to-pic 500ps, Conception de la partie digitale, codage (VHDL), Vérification Front End.
- Conception d’un BIST (Built-in Self Test) pour la mesure du Jitter, et de la phase noise.

Synthétiseurs de fréquences:
Conception d’un quadruple synthétiseur de fréquence « C65_4FS432_25 » [850Khz, 864Mhz] (Verilog) :
- Etude du Jitter et du bruit aléatoire des synthétiseurs de fréquence (Matlab)
- Réutilisation de la FS pour la conception d’une cellule de mesure de phase 16 bits de résolution.
- Extraction des paramètres de PLL. (Aplet JAVA)

Laboratoire et Tests:
- Test et Validation des circuits intégrés.
- Caractérisation des IPs .
- Equipement de mesures (HP, Agitent, Tektronix)