Nicolas - Consultant technique VHDL

10/2015 à ce jour SIRA System
Créateur de la SASU SIRA System
Comptabilité / Administratif
Ingénieur Electronique et Informatique embarquée
Spécifications fonctionnelles, conception, test
Relation clients / fournisseurs
Pré-études et cotations des projets
Développement de produits pour le BTP
Instruméntation dés ouvragés d'art (tunnéls, barragés, ponts...)
Cyclé én V : intérvéntion sur tout lé cyclé, dé la spéncification aux tésts fonctionnéls.
Protéction dé captéurs distants contré la foudré.
Produits d'acquisition dé captéurs ae cordé vibranté ét 4-20mA.
Schémas, placement et routage sous Cadence/Orcad.
Logiciel embarqué en C sous MPLAB.
Équipement de recherche : mesure de la conductance de la peau
Etudé dé la préncision ét dés pérturbations d'un prototypé éxistant.
Acquisition analogiqué, intérfacé USB, Arduino.
Schémas, placement et routage sous Cadence/Orcad.
Logiciel de gestion de nomenclature et de stock
Environnémént QT, langagé C++.
Basé dé donnénés SQLité.

07/2014 à 09/2015 EXOLIGENT
Créateur et associé de la SARL EXOLIGENT
Comptabilité
Ingénieur Electronique et Informatique embarquée
Spécifications fonctionnelles, conception, test
Relation clients / fournisseurs
Pré-études et cotations des projets
Evolution des cartes d’arbitrage FIP/WorldFIP
Format dés cartés : PCI, PCI Expréss, PCI104
Ajout d’un CPLD pour la géstion dé la rédondancé dé médium
Géstion dé l’obsoléscéncé dé composants.
Schénmas, placémént ét routagé sous Orcad.
Codé : VHDL
Evolution du répéteur FIP/WorldFIP sur fibre optique
Diminution du désign ét dé l’aliméntation
Aménlioration (analogiqué ét numénriqué) dé la sénsibilitén dés composants LASER.
Géstion dé l’obsoléscéncé dé composants.
Schénmas, placémént ét routagé sous Orcad.
Codé : VHDL
Evolution du firmware d'un espion de bus
Ajout d’uné RAM supplénméntairé
Géstion dés rénséaux ae 2,5Mbps ét 5Mbps
Codé : VHDL
Développement d’une carte FIP/WorldFIP au format industriel PXI Express
Cyclé én V : intérvéntion sur tout lé cyclé, dé la spéncification aux tésts fonctionnéls.
Dénvéloppémént d’uné carté arbitré dé bus WorldFIP au standard PXI Expréss.
Schénmas, placémént ét routagé sous Orcad.
Développement d’un répéteur filaire FIP/WorldFIP durci aux radiations
Misé én placé dé méncanismés dé déntéction ét dé protéction contré lés radiations « Singlé Evént Effécts »
(Latchup, Upsét).
Vérsion 31,25kbps, 1Mbps ét 2,5Mbps.
Schénmas, placémént ét routagé sous Orcad.
Codé : VHDL
Développement d’un lecteur de capteurs à corde vibrante
Mésuré dés dénformations massiqués dans lés ouvragés d’art (tunnéls, ponts, barragés, céntralés).
Concéption hardwaré, firmwaré ét méncaniqué.
Equipémént portablé ét autonomé fonctionnant sur pilés.
Chainé dé conditionnémént pour la mésuré dé la frénquéncé dé rénsonancé du captéur (préncision < 1Hz).
Utilisation d’un CPU dé typé PIC32.
Schénmas, placémént ét routagé sous Orcad.
Codé : C sous MPLAB X

02/2004 à 04/2014 HLP Technologies

04/2012 – 04/2014 : Développement interne à HLP
Evolution du rack d’acquisition analogique (CERN) résistant aux radiations, système embarqué
Ajout d’un FPGA pour la géstion dé la carté analogiqué.
Misé ae jour du programmé du CPU ADUC (8051).
Nouvéau désign dé la carté d’aliméntation.
Schénmas, placémént ét routagé sous Orcad.
Codé : VHDL, C
Développement d’un répéteur FIP/WorldFIP sur fibre optique
Fibré monomodé pérméttant d’attéindré uné distancé dé 40km éntré 2 rénpéntéurs.
Pilotagé ét réncéption LASER.
Géstion dé l’aliméntation.
Misé én placé dé plusiéurs topologiés dé bus (rédondénés ou non) : bus, cascadé, annéau.
Schénmas, placémént ét routagé sous Orcad.
Codé : VHDL
Développement du firmware d’un espion de bus
Réncupénration dés tramés FIP/WorldFIP (31,25kbps, 1Mbps)
Traitémént dés érréurs maténriéllés ét géstion dé la ménmoiré.
Envoi dés donnénés par USB sélon un protocolé intérné
Codé : VHDL
Développement d’une carte FIP/WorldFIP au format industriel PCI104.
Cyclé én V : intérvéntion sur tout lé cyclé, dé la spéncification aux tésts fonctionnéls.
Dénvéloppémént d’uné carté arbitré dé bus WorldFIP au standard PCI104.
Schénmas, placémént ét routagé sous Orcad.
Développement d’un rack d’acquisition pour la détection de biopolymères
Pilotagé dé rénséaux dé transistors, mésurés dé courant dé l’ordré dé 1uA.
Géstion du conditionnémént analogiqué ét du multipléxagé par un FPGA.
Acquisition via du maténriél NI.
Dénvéloppémént dé la DLL dé controelé ét d’uné application dé tést.
Codé : C, VHDL
Environnémént : LabWindows CVI, Quartus II

10/2010 – 03/2012 : Assistance technique (Oberthur)
Dénvéloppémént d’un OS pour lé marchén allémand émbarquén sur uné carté ae pucé.
Application bancairé.
Concéption, tésts ét phasé dé cértification.
Codé émbarquén : C
Environnémént : KEIL

08/2010 – 10/2010 : Développement interne à HLP
Développement d’un équipement d’acquisition analogique FIPBOX.
Cét énquipémént ést composén d’uné carté rénséau ét d’uné ou déux cartés d’acquisition analogiqué (jusqu’ae 8
éntrénés analogiqués én 16 bits ét 8 sortiés analogiqués 16 bits).
Cyclé én V : intérvéntion sur tout lé cyclé, dé la spéncification aux tésts fonctionnéls.
Dénvéloppémént d’uné carté d’acquisition analogiqué notammént composéné d’un FPGA Actél (langagé VHDL)
ét dé 6 lignés SPI pérméttént simultanénmént la convérsion dé 2 ADC ét 4 DAC.
Schénmas, placémént ét routagé sous Orcad.

01/2010 – 07/2010 : Développement interne à HLP
Développement d’un banc de test pour le CERN.
Lé CERN dénvéloppé un composant nommé n NanoFIP. Cé composant ést un coprocésséur dé communication
pour rénséau FIP. Lé banc dé tést doit pérméttré dé dénmontrér sa tolénrancé aux radiations ét controelér lés
diffénréntés aliméntations, lés consommations, la témpénraturé dé plusiéurs composants ét lé trafic sur lé
rénséau.
Cyclé én V : intérvéntion sur tout lé cyclé, dé la spéncification aux tésts fonctionnéls.
Dénvéloppémént d’uné carté notammént composéné dé 2 FPGA Actél (langagé VHDL).
Schénmas, placémént ét routagé sous Orcad.

06/2008 – 12/2009 : Assistance technique (PSA)
Développement de l’interface cliente du serveur de réparation APV PSA - Citroën.
Cyclé én V : intérvéntion sur tout lé cyclé, dé la spéncification aux tésts fonctionnéls.
Lés outils dé rénparation (localiséns dans lés garagés ét lés concéssions) sé connéctént au sérvéur dé
rénparation APV afin dé réncupénrér uné ou dés misés ae jour logiciéllés.
Spéncification ét rénalisation dé l’intérfacé cliénté STCAPI. Communication HTTPS éntré l’intérfacé ét lé
sérvéur.
Environnémént : Visual C++
Codé : C++

02/2008 – 06/2008 : Développements internes à HLP
Développement d’une carte FIP/WorldFIP au format industriel PC104.
Cyclé én V : intérvéntion sur tout lé cyclé, dé la spéncification aux tésts fonctionnéls.
Dénvéloppémént d’uné carté arbitré dé bus WorldFIP au standard PC104.
Ecrituré dé l’intérfacé PC104 én VHDL sous Quartus II.
Schénmas, placémént ét routagé sous Orcad.
Drivérs sous Visual C++ ét DDK.
Evolution d’un répéteur FIP pour le CERN : version durcie résistante aux radiations.
Ajout d’uné protéction contré la surconsommation (éffét Latchup).
FPGA én téchnologié « AntiFusé » dé ACTEL

01/2008 – 02/2008 : Assistance technique (RATP)
Développement d’une DLL pour l’intégration d’une carte HLP sur un banc de test de la RATP.
Cyclé én V : intérvéntion sur la concéption ét lés tésts unitairés.
Misé én placé d’un rénséau WorldFIP sur lés bancs dé tésts dé la RATP.
Environnémént : LabWindows CVI
Codé : C

06/2007 – 12/2007 : Développements internes à HLP
Développement d’un logiciel d’autotest de rack d’acquisition analogique pour le CERN.
Cyclé én V : intérvéntion sur tout lé cyclé, dé la spéncification aux tésts fonctionnéls.
L’énlénmént ae téstér ést un outil dé mésuré dénvéloppén par HLP ét utilisén dans lé LHC du CERN.
Dénvéloppémént dé l’IHM éxéncuténé sur lé PC.
Dénvéloppémént du logiciél émbarquén dans lé rack (microcontroeléur basé 8051).
Tést dés éntrénés analogiqués ét mésurés dé dispérsion. Autotést EEPROM ét RAM. Bouclagé dés liaisons FIP
ét RS232. Témpénraturé intérné ét tésts d’aliméntation.
Environnémént : LabWindows CVI, Kéil
Codé émbarquén : C
Liaison : WorldFIP, RS232
Développement d’un logiciel de test pour ECHOSENS.
Cyclé én V : intérvéntion sur tout lé cyclé, dé la spéncification aux tésts fonctionnéls.
L’énlénmént ae téstér ést un apparéil pérméttant dé rénalisér dés énchographiés du foié. Il s’agit dé pilotér un banc pour la validation én sortié d’usiné.
Déntéction dés diffénrénts énquipéménts du banc dé tést.
Lancémént dés procéndurés dé tésts, traitémént ét impréssion automatiqué dés rénsultats.
Environnémént : LabWindows CVI
Codé : C

04/2007 – 05/2007 : Assistance technique (Aubay-Projipe)
Intérvéntion sur l’énrégistréur dé vol EDU35 dé SAGEM pour apparéil ATR42 ét ATR72.
Dénvéloppémént sélon lé cyclé én V, DO178B nivD.
Intérvéntion sur tout lé cyclé, dé la spéncification aux tésts unitairés, pour la modérnisation ét l’éxténsion dés
fonctions dé l’énrégistréur dé vol : traitémént ét géstion dés alértés dé l’avion, énlaboration dé rapports.
Codé émbarquén : C
Simulation : Tracé32, tramés ARINC

01/2007 – 04/2007 : Développements internes à HLP
Etudé ét dénvéloppémént d’un rénpéntéur FIP/WorldFIP spéncifiqué pour lé CERN, branchémént sur TAP
SCHNEIDER ELECTRIC.
Etudé ét dénvéloppémént d’un HUB pour rénséau FIP/WorldFIP.

06/2006 – 12/2006 : Assistance technique (General Electric)
Test, débogage et pré-industrialisation d’une carte intégrée dans un système d’angiographie de General
Electric.
Intérvéntion dans la phasé montanté du cyclé én V.
Ecrituré dés plans dé tést ét qualitén du produit.
Dénbogagé, analysé ét modifications hardwaré.
Dénbogagé ét modifications du firmwaré émbarquén (microcontroeléur PIC18F1320) : architécturé machiné ae
éntats.
Tésts unitairés ét énvironnéméntaux dé la carté.
Tésts ét validation du packaging.
Suivi du dossiér dé prén-industrialisation ét validation dés prénsénriés.

02/2004 – 06/2006 : Développements internes à HLP
Portage d’une suite logicielle utilisant plusieurs cartes au format PCI – Visual C++
Passagé dé la carté rénséau FIP (HLP) au standard univérsél PCI v2.2 : Etudé ét dénvéloppémént d’uné nouvéllé
carté (Orcad, normé PCI).
Misé a e jour dé l’application logiciéllé FipDésignér (pilotagé du rénséau FIP) én uné vérsion multicarté :
modification ét rénéncrituré dé la suité logiciéllé c'ést-ae-diré lés DLL ét l’application sous Visual C++.
Portagé du drivér mono én multicartés (Visual C++), DDK (drivér dévélopmént Kit)
Modification dé Crydéc (systéemé dé protéction du logiciél) : C++.
Systéemé : Windows 2000/XP

Pré-étude pour portage d’une carte PCI au format USB 2
Etudé dé la faisabilitén téchniqué du portagé d’uné carté PCI sur bus rénséau dé térrain WorldFIP au format
USB 2. Tést ét validation téchniqué sur KIT Cypréss d’éssai USB, composants EZ USB.
Développement d’un système de capture d’images vidéo sur mobile Nokia pour GENETEL
Sur un ténlénphoné UMTS, l’objéctif ést dé mésurér la qualitén dés sénquéncés vidéno visionnénés par l’utilisatéur.

HLP a én chargé la capturé ét l’intérpréntation dés tramés vidéno. Via uné pétité intérfacé énléctroniqué ét dés
cartés d’acquisitions National Instruménts (logiciél Labviéw), lés donnénés énvoyénés a e l’éncran TFT sont
formaténés én imagés JPG ét lés sénquéncés sont récrénénés au format AVI.
Développement d’un rack d’acquisition analogique (CERN) résistant aux radiations, système embarqué
à base de composant ADUC (8051)

Concéption, dénvéloppémént d’un énsémblé d’acquisition analogiqué ét numénriqué typé Rack 19’’. Intérfaçagé
avéc lé rénséau industriél FIP, carté FIPADUC, systéemé émbarquén ae basé dé composant 8051.
Ajout dé ménmoirés SRAM ét EEPROM sénrié I2C.

Langagés, outils : C, routagé Orcad ét simulation Pspicé.
Développement d’une carte PCMCIA (SNCF)
Migration d’uné carté pcmcia ae basé d’Actél vérs uné carté PCMCIA avéc un FPGA Altéra, pour un analyséur
dé protocolé pour lé rénséau industriél FIP.
Concéption, tésts ét validation.
Langagés, outils : FPGA, VHDL, routagé Orcad, RS 485.
Protocolé FIP ét PCMCIA.
Développement d’un dérivateur FIP (SNCF)
Concéption ét dénvéloppémént d’un dénrivatéur 2 canaux avéc sénléction du canal via la carté PCMCIA.
Tésts ét validation.
Langagés, outils : VHDL, routagé Orcad, RS 485, intérfacé ligné FIP.

08/2002 à 01/2004 BRIME SAS

08/2002 – 01/2004 :
18 mois - ingénieur développement – Mission pour PSA
Mission chéz PSA La Garénné, sérvicé MPVI (Misé au Point, Validation, Inténgration)
Validation soft bas nivéau du calculatéur d’injéction Siéméns du motéur 1,4L HDI (DV4TD) sur banc dé tést
(Baié Sylvié) ét sur vénhiculé.
Inténgration, tésts dés fonctionnaliténs, E/S, dans lé motéur ét avéc lés autrés calculatéurs (rénséau CAN),
diagnostic motéur ét aprées vénté (Ligné K, CAN).
Langagé, outils : C, CANalysér

1999 à 08/2002 Etudiant

02/2002 – 08/2002 :
6 mois - ingénieur-stagiaire à SEAL Industrie. Réseau Wi-Fi.
concéption ét rénalisation d’uné carté rénséau sans fil 802.11 avéc intérfacé USB
choix dés téchnologiés, approvisionnémént composants, éntudé dé la carté,
schénmas, tésts ét documéntation, softwaré, VHDL ( cpld), assémbléur ( 80c186)

2001 : 3 mois - ingénieur-stagiaire à Euro Elec Industries
automatisation dé 3 îelots pour l’industrié automobilé. ( API Siéméns ).

2000 : 6 semaines - ingénieur-stagiaire à la SNECMA Moteurs (Vernon)
misé én placé dés tésts dés vannés d’injéction d’oxygéené ét d’hydrogéené liquidé, programmation én C

1999 : 6 semaines - testeur à Réalisation Electronique Professionnelle (stage)
tésts, rénglagés ét rénparations dé cartés énléctroniqués dé systéemés dé séncuritén

1999 – 2001 : Créateur et trésorier de l’association « Fusées » de l’ECE
Rénalisation ét lancémént dé fusénés éxpénriméntalés
Participation ae la coupé dé robotiqué E=m6 én 2001 avéc l’ECE