Eric - Consultant CADENCE

Développement de deux FPGA Stratix II et Lattice cadencés à 250 MHz pour un système auto directeur de tête de missiles à synthèse de fréquence.
- IP DDS à architecture parallèle pour générer des fréquences dans la bande ± 500 MHz.
- IP de générations de signaux de synchronisation avec résolution de 1 ns.
- IP d’interpolation linéaire en fréquence avec contrainte de pente de ralliement.
- IP d’arbitrage de bus dans un contexte temps réel (interfaçage NIOS / USB / FPGA, IP).
- Participation aux spécifications et rédaction des documents de conception.
- Spécification et conception d’un PLD LATTICE chargé du boot de la carte.

Développement de FPGA Spartan 2 / 3 pour un analyseurs de spectre hétérodynes (balayage de la FI) gamme 10 MHz – 8 GHz.
Debug et optimisation de la nouvelle gamme d’analyseurs de spectres FUS HCN.
- Pilotage des VCO et PLL fractionnaire par bus SPI avec options d’étalements spectral pour suppression des spurious pendant le sweep.
- Développement et intégration d’une linéarisation du sweep en temps réel grâce à l’intégration d’opérateurs itératifs à virgule fixe.
- Optimisation de l’interfaçage d’une IP RFEL (DDC et filtrage) avec le DSP.
- Conception d’un démodulateur IQ constitué d’un NCO et CIC pour filtrage et décimation.

Développement d’un encodeur MPEG-4/AVC : FPGA de compression vidéo SD (standard TV) et HD pour les marchés de la vidéo professionnelle (Altera Stratix-II).
- Benchmark évolué pour différentes IP.
- Etudes, développement et intégration d’IP VHDL s’intégrant dans un environnement AHB :
- Incrustation de logo,
- Mise en paquet du flux vidéo de sortie (norme RFC3084),
- IP de synchronisation des différentes IP du système,
- Package d’options de synthèse dans les IP permettant une souplesse d’intégration (passage SD/HD, paramétrage,…)

Développement de FPGA ALTERA pour l'AIRBUS A380.
- Etude et intégration d’un PLD intégrant une fonction d’arbitrage de bus dans un contexte multiprocesseurs (3 x Motorola MPC8250 fonctionnant avec ECC).
- Etude et intégration d’une fonction de recherche de synchronisation entre le calculateur et l’enregistreur ARINC573.
- Rédaction de documents de spécification, de conception et de suivi d’exigence.

Développement de matériel électronique pour l'AIRBUS A380.
- Conception préliminaire d'une carte d'entrées / sorties pour le Head Up Display Controler.
- Elaboration du cahier des charges de la carte mixtes analogique et numérique,
- Elaboration des documents de conception préliminaire associés,
- Environnement technique de la carte : Entrées / sorties ARINC429, PCI.

4 mois - IER (Suresnes) – 12/2002 à 03/2003
Développement de machine de validation de coupon pour les aéroports.
Etude et conception d'un FPGA Spartan2 intégrant une interface ISA simplifiée et permettant:
- Le pilotage par PWM des drivers de puissance des moteurs pas à pas du lecteur.
- La détection de la présence et le sens des pistes magnétique du coupon.

Développement de FPGA Virtex 2 pour un simulateur vidéo d'entrainement militaire.
- Etude d’un fond de panier pour haut débit LVDS (500 Mb/s, 2,5V)
- Développement d’une interface d’émission et de réception LVDS sur FPGA Virtex 2.
- Etude, réalisation et mise au point d’un composant programmable (Lattice) avec une interface parallèle pour PC, norme IEEE1284 pour téléchargement des FPGA et gestion de flash.
- Spécification des drivers C pour piloter le CPLD.
- Spécification, conception et schématique d’une carte d’outillage pour génération de pattern de test et d’évaluation de composants avec 3 FPGA Virtex 2.

Développement d’un ALTERA EP20K400, de mesure d’amplitude d’un signal analogique BF numérisé dans un environnement industriel sécurisé (calculs doublés d’une redondance codée)

- Génération et extraction d’un aléa permettant le contrôle de la conversion analogique/numérique,
- Intégration de 12 filtres IIR + calcul d’énergie du signal d’entrée,
- Module de communication série synchrone HDLC bidirectionnel,

Etude et réalisation d’un système de simulation d’images vidéo numériques (émission et réception avec contrôle) pour réaliser les tests d’un satellite militaire.

- Conception et mise au point d’une carte VXI avec traitements numériques câblés et gestion mémoire SDRAM 64MHz acceptant différentes cartes filles pour adaptation au canal de transmission.

Service Etude et Développement de calculateurs temps réel pour le traitement du signal radar.

Section CAO, ASIC et FPGA
- Recherche d’architectures optimisées à séquencements complexes,
- Conception des modules pour alimenter des bibliothèques
- Génération de testbenches complexes (gestion de fichiers, simulation de cartes…)

Principales fonctions réalisées :
- Front end de communications numériques à base de 6 FPGA assurant une communication bidirectionnelle (messages codés PSK) avec les transpondeurs à bord des avions de ligne.
- Contrôleur de SDRAM et cartes mémoire : étude et conception,.
- Coprocesseurs mathématiques (XILINX, ALTERA et ACTEL) couplés à un TMS320CXX ou x86.

Service étude et développement de calculateurs temps réel pour le traitement du signal radar.

Section conception de calculateurs numériques
- Conception et mise au point de cartes numériques à base de TMS320C40,
- Evaluation et benchmark entre Transputer T800 et TMS320C30,
- Conception de FPGA et EPLD sous Concept.