Antonin - Développeur VHDL

PARCOURS PROFESSIONNEL

2004-2023 | Ingénieur expert Electronique / FPGA
Expert FPGA sur satellite – EREMS Toulouse (18 mois) – 2021-2023
Freelance à distance – Développement des modèles EQM du satellite
Développement d’un contrôleur de mémoire de masse, gestion des techniques de mitigation. Suivi des
demandes clients, des équipes de Validation et Vérification ainsi que la gestion des exigences
documentaire

Technical Manager – EREMS Toulouse (6 month) – 2021

Mission courte de transition en Freelance – Phase entre les modèles satellite EM et EQM

Manager technique pour un calculateur embarqué sur satellite (CO3D) : Acquisition d’image, processing, mass storage et transfert des données sur terre.
Suivi des toutes les équipes techniques, jusqu’à 25 ingénieurs (Dev FPGA, dev embarqué, cartes électronique, mécanique, tests radiations, intégration système, tests sol, validations, analyses thermiques, qualité, test et choix des composants).
Suivi des évolutions des exigences client, suivi des non-conformités produit.
Garant de la couverture d’exigences et leurs traçabilités entre les spécifications amont et les développements

2004-2020 | Ingénieur expert Electronique / FPGA

Formateur FPGA – PME sous NDA (20 jours) – 2020
Rédaction supports de cours FPGA avancé et dispense de la formation – Spatial
Expertise FPGA – PME sous NDA (10 jours) – 2020
Investigation, correction de bug sur Arria 10 transceivers 10G – Défense
Expertise FPGA – PME sous NDA (2 mois) – 2020
Définition de l’architecture sur Lattice Crosslink NX – Vidéo Automotive
Expertise FPGA – PME sous NDA (2 mois) – 2020
Investigation, correction de bug sur Xilinx Artix 7 et ZYNQ 7000 – Vidéo Automotive
Expertise FPGA – PME sous NDA (10 jours) – 2020
Investigation, correction de bug sur Altera Cyclone V - Défense

Expert FPGA – Développement embaqué – RAKON Sophia Antipolis (5 mois) - 2019
Mission courte en freelance en remplacement d’un ingénieur
Projet : SONAR pour sous-marin – TUS Thales Underwater Systems
Projet : Compresseur/Expendeur Radar, modifications sur demande du client (sur Virtex 5)
Environnement technique : Xilinx KintexUltrascale, SOC ZYNQ7000, Microblaze
Développements en C et VHDL – Versionning sous git
Cartes d’évals : ZC702, KCU105 - Norme VITA / FMC
Outils: VIVADO 2018.2, SDK, Matlab / Simulink / System Generator

Expert Validation et intégration FPGA spatial – Airbus Elancourt (12 mois) - 2017 à 2018
Projet : BIC MICROCARB en mode forfait – Satellite de surveillance des émissions de gaz à effet de serre
Environnement technique :
SpaceWire, AHB/APB
Cible finale RTAX2000S – occupation à plus de 97 %
Contraintes spatiales– OS linux – scripts perl
Outils : Libero 11.7, Synplify Pro 2013.09, Modelsim 10.4c, SVN

-2016 à 2017 Projet: ONEWEB OBC –Satellite de télécommunication
Rédaction des spécifications d’exigences et d’architecture.
Développement sur Microsemi PROASIC3L(Contrôleurs FLASH et SPACEWIRE )
Codage de fonctions complexes from scratch
Intégration d’IP
Gestion de l’intégration FPGA (développement en équipe)
Environnement technique:
SpaceWire, AHB/APB AMBA3, Flash,
Contraintes spatiales
OS linux–Script pearl
Outils: Libero 11.7 . Syniplify Pro 2013.09 Modelism10.4c SVN

Responsable FPGA-ATERMES Montigny (2ans) -2014 à 2016
Projet: ARADO-Radar doppler autonome lanceur d’alertes
Rédaction des spécifications détaillées.
Développement sur deux Kintex7 (Interfaces DDR3, PCIe et Aurora)
Codage de fonctions complexes from scratch
Intégration d’IP
Gestion de deux personnes en support(Développement et Test d’intégration)
Environnement technique:
Bus PCIe x1, carte FPGA, IMX-6, carte hyper-fréquences.
OS linux
Débogage par JTAG et chipscope
Outils: ISE14.7, ISIM, Matlab/Simulink

Ingénieur FPGA et IVVQ -THALES OPTRONICS Elancourt (1½ an) –2012 à 2013
Projet:PETRA-Casque de vision 360° pour pilote d’hélicoptère
Rédaction des spécifications
Développement d’un FPGA Virtex 4 (Interfaces DDR2 et PCIe x4)
Codage de fonctions from scratch
Simulations, intégration, validation
Responsable de l’intégration système(Calculateur sur Rack VPX)
Environnement technique :
RackELMA VPX équipé de cartes COTS,Bus PCIe x4, carriers actifs et passifs.
OS linux, Scripts de test en LUA
Débogage par JTAG et chipscope
Outils: ISE, ModelSim, Visual Elite 2006, DOORS, IVVM
Projet:DAMOCLES -POD de désignation laser Traitement d’obsolescence d’une carte de traitement vidéo du POD Damocles.
Rédaction des spécifications d’exigences et documentations de design.
Développement sur Kintex7 (Interfaces DDR3 et QDR2+)
Redesign de fonctions de traitement vidéo
Codage de nouvelles fonctions
Environnement technique :
Outils: ISE, ModelSim, Visual Elite 2006

Gérant-KINDIA WEBDESIGN (2 ans) –2010 à 2012
Projet : NOCEO–Webservice de listes de mariages pour agences de voyages
Création du concept, définition du fonctionnement
Codage du système (PHP, MySQL, Javascript)
Rédaction de contrats
Prospection, support clients
Projets :Sites web vitrines et Ecommerce -Webservices Evenementiel

Développement du Pôle FPGA-ALCATEL-LUCENT Colombes (2 ans)–2008 à 2010
Projet: ClearFill Star -Répéteurs Indoor CDMA/UMTS
Réseau de binômes de cartes RF/Numérique interconnectés en Gigabit Ethernet
Correction de bugs, instrumentation des cartes
Interface avec l’équipe software pour l’élaboration des tests unitaires
Création des plans de tests unitaires et d’intégration
Tests d’intégration au labo
Pilotage des tests d’intégration grandeur nature en Allemagne
Projet:Switch UMTS(Evolution du projet ClearFillStar )
Sommation de flux uplink dans un switchgigabit Ethernet «maisons»
Reprise du dossier aux équipes des USA
Reprise de l’architecture du code
Codage des fonctions
Mise en place des tests de faisabilité
Environnement technique :
Cibles: FPGA Xilinx Spartan 3, Altera Stratix II
Langage: VHDL
Outils: ISE, ModelSim, Simplify
Mesures : Analyseur de spectres, analyseur logique, analyseur de réseau.

Ingénieur Electronique/FPGA-THALES OPTRONICS Elancourt(1an)–2007 à 2008
Projets: DAMOCLES -POD de désignation laser Identification et correction d’une panne sur une carte graphique.
Correction d’une panne sur un lien de communication entre deux cartes.
Instrumentation du lien d’une carte en erreur (lien C40
FPGA
FIFO
DSP
RAM).
Reverse engineering.
Détection del’origine de la panne et proposition de correction (Hardware + FPGA).
Suivi des corrections sur plusieurs lots de cartes et essais en thermique.
Modification d’un CPLD et d’un FPGA (robustesse de liens série).
Projet:OSFF2 -Capteur de détection et identification pour le RAFALE Détection et correction d’une panne sur la partie calculateur de l’optique frontale du «rafale».
Instrumentation du lien sur les deux cartes (lien C40: DSP + CPLD
FPGA).
Capture de la panne et recherche de son origine.
Proposition de correction (Isolation)
Projet:Développement d’une carte avec interface PCI
Etude de la norme PCI et de l’IP PCI Xilinx
Développement d’un interface entre l’IP PCI et le cœur du FPGA
Simulation RTL et post routage
Intégration / Validation (Ambiant et thermique)
Participation à la conception du prototype de la carte et à son intégration
Environnement technique :
Système: Windows XP, plateforme Unix
Cibles: FPGA Xilinx 4020, Spartan, Virtex et Altera Stratix.
Outils: Oscillo scope, analyseur logique TEKTRO et HP
Langage: VHDL
Outils: ISE 7.1, ModelSim 6.0c, Simplify, Leonardo, Quartus II, Visual Elite 2006

Ingénieur Etude Amont FPGA-NORTEL NETWORKS Guyancourt (1½ an) –2006 à 2007
Projet: iCCM2–Carte cœur de BTSUMTS(3G)Amélioration de la matrice de commutation et optimisation des ressources
Etude du code VHDL existant, Optimisation du code VHDL, simulations
Implémentation du code sur FPGA Xilinx Spartan III
Modification du soft de test intégré à la carte en C sur cible PQII
Test et intégration Projet: xCCM –Carte cœur de BTS UMTS (3G)Etude amont pour intégrer un lien CPRI en remplacement d’un protocole propriétaire
Test sur carte de développement
Modification du programme de test intégré à la carte en C sur cible PQIII
Intégration d’une IP CPRI sur un Spartan3
Tests pour encapsuler des trames HDLC / Ethernet vers un RE (Radio Equipement)
Tests de validation et intégration
Environnement technique :
Système: Windows XP/PRO, plateforme Unix, Linux entreprise
Matériel: FPGA Xilinx Spartan 3, Carte Core Control Module des baies UMTS, carte de développement CPRI/HDLC (TELASIC)
Langage: VHDL, C
Outils: ISE 8.2, ModelSim, Simplify

Formateur Technique-EADS Guyancourt (1½ an)–2004 à 2006
Projets: PABX et Logiciels–Serveurs de gestion d’appels
Formateur PABX / Logiciels / Réseau
Installation clients et support