Aurelien - Développeur VHDL
Ref : 200727T003-
94220 CHARENTON-LE-PONT
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Développeur, Consultant (30 ans)
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Totalement mobile
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Freelance
EXPERIENCES PROFESSIONNELLES
Mars 2020 – Août 2020 – Nokia, Lannion (22), stagiaire 5G Base Station Layer 1 VHDL – 06 mois
➢ Conception d’un module du Canal Physique de partage des données de la 5G.
• Etude de l’algorithme
• Définition de l’architecture du module
• Implémentation HDL du module
• Simulation sous environnement UVM.
• Synthèse & Intégration de l’IP dans le Top Module.
• Rédaction de la documention.
▪ Environnement technique :
o Conception : VHDL -93 Simulation : QuestaSim Synthèse : Quartus
o Logiciel : Git, Svn Framework : Unix
Juin – Sept 2019 Nokia, Nozay (91) – stagiaire vérification & validation virtuelle FPGA– 04 mois
➢ Conception d’une VIP I2C en UVM
• Etude de l’architecture d’un banc de vérification UVM
• Mise en place de l’environnement de vérification (création des composants UVM)
• Développement de tests.
• Présentation à l’équipe & rédaction de la documentation.
▪ Environnement technique :
o Langage SystemVerilog. Simulation: QuestaSim Protocole I2C
o Logiciel git. Framework: Unix
PARCOURS
2016- 2020 Institut Polytechnique des
Sciences Avancées, Paris.
Ingénieur Aéronautique option Traitement de l’Information Embarquée
Sept 2018
to
Fev 2019
Hochschule Bremen,
ALLEMAGNE
Faculté de Génie Electrique, Echange universitaire
2012 2014 EAMAC, Niamey Niger Diplôme de Technicien en météorologie aéronautique
2008 2011
Lycée de Mendong,
Yaoundé Cameroun
Baccalauréat Scientifique option Mathématiques et Physiques.
COMPETENCES
Langages : Conception HDL: VHDL, Verilog. Verification HDL: SystemVerilog, UVM.
Software: C, C++ Scripting: Python, Makefile, Bash.
Protocoles: AXI (Stream), I²C, SPI, UART.
Composants: Zynq7000, Xilinx 7-series, Xilinx Spartan 6.
Outils: Intel Quartus Prime, Xilinx ISE/Vivado, Mentor ModelSim, Mentor QuestaSim.
Git, Subversion.
OS : Unix, Linux, Windows.
LANGUES
Français Langue Maternelle Anglais Courant (Toeic : 850)