Youssouf - Développeur VHDL

EXPERIENCES PROFESSIONNELLES
FAIVELEY - Tours Juin 2018 – Fin prévue Novembre 2019
Intitulé de l’intervention : Activité documentaire pour mettre à niveau l'ensemble du cycle de développement d'un
FPGA selon le standard IEEE Std.
Réalisations :
✓ Reverse engineering
✓ Ecriture de spécification
✓ Ecriture de procédure de test
✓ Mise en place d’un test Bench pour automatiser les tests
✓ Description détaillée du code FPGA
✓ Matrice de traçabilité avec Reqtify
Environnements techniques :
✓ FPGA MICROSEMI Libero
✓ Modelsim 10.5c
✓ Synplify Pro
✓ Libero
Microchip - Nantes Janvier 2018 – Avril 2018
Intitulé de l’intervention : IP Engineer Verification
Réalisations :
✓ Faire des tests d’intégration d’IP
✓ Ecriture d’un plan de test avec Freeplane(Mind Map) à partir de la datasheet de l’IP.
✓ Ecriture de testbench en C et System Verilog
Environnements techniques :
✓ Architecture Microcontroller using the new 32-bit ARM® Cortex®-M33 processor
✓ Matrice AHB centralisée permettant des accès parallèles de n'importe quel maître à n'importe quel esclave
✓ Langage C et System Verilog
✓ Visualizer (10.7)
✓ Environnement Unix
✓ Git
✓ Méthodologie Agile
Thalès Avionics - Chatellerault Juin 2016 – Décembre 2017
Intitulé de l’intervention : Mettre en place une stratégie de vérification suivant le Standard DO 254 DAL B d’un des
trois composants numériques du module IESI V3.
L’IESI V3 qui est un instrument de cockpit d'avion. Son but est de montrer au pilote une grande partie des données
de vol en cas de défaillance de l'instrument primaire. Les fonctions principales sont les suivantes :
Youssouf SAMATÉ
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✓ Acquisition de l'accélération et de la position angulaire sur l'axe 3 de l'IMU.
✓ Acquisition d'entrées discrètes et génération d'entrées discrètes.
✓ Gestion interface EEPROM
✓ Gestion interface Parallèle Flash
✓ Gestion interface Serial Flash
✓ Gestion interface CPU
✓ Gestion de la liaison série RS-422 pour le téléchargement du programme et la capture des données du
magnétomètre.
✓ Acquisition d'ordre extérieur de la graduation d'éclairage pour l'écran et des boutons poussoirs.
✓ Gestion du mode opérationnel
✓ Gestion des alimentations.
Réalisations :
✓ Prise en main du besoin (spécifications)
✓ Mise en place d’une stratégie de vérification (architecture du testbench)
✓ RPP de la spécification
✓ Ecriture de tests cases (script)
✓ Ecriture de scripts par test case
✓ Génération du fichier de résultat avec la traçabilité des exigences testées.
✓ Automatisation de la vérification globale
Environnements techniques :
✓ FPGA MICROSEMI ProAsic3 A3P1000
✓ Modelsim SE 10.2
✓ Synplify Pro
✓ Libero
Synopsis Technologie -Poitiers Février 2016/ Mai 2016
Intitulé de l’intervention : carte d’interface dédiée à la génération de signaux radar
Réalisations :
✓ Interface série rapide émetteur et récepteur
✓ Implémentation de L’IP de Xilinx SelectIO Interface
✓ Interface DAC
✓ Générateur de patterns de test pour l’interface DAC
✓ Interface DDS (programmation en mode direct et parallèle)
✓ Générateur de patterns de test pour l’interface DDS
✓ Interface AURORA (Aurora 8B10B)
✓ Implémentation de L’IP de Xilinx Aurora 8B10B
✓ Générateur de patterns de test pour l’interface AURORA
✓ Ecriture contrainte timing (.ucf)
Environnements techniques :
✓ FPGA XILINX spartan6, ISim, Liaison serie rapide 1,5 Gbs, ISE XILINX, AURORA
✓ Analyseur de spectre numérique, oscilloscope numérique, ...
✓ DDS(AD 9914)
✓ DAC(DAC5672IPFB)
Youssouf SAMATÉ
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Thalès - Communications -Cholet Mars 2015/ Juillet 2015
Domaine de compétences : Bus PCI, Gestion de Trafic de donnés, VHDL, FPGA
Intitulé de l’intervention :
✓ Corrections de Faits Techniques sur une carte Modem qui permet d'assurer la communication entre les différents
sous-ensembles.
✓ La gestion du trafic de données
✓ La gestion de la montre (référence de temps GPS)
✓ La gestion directe de certains périphériques (par exemple la RAM ZBT, l’EEPROM, PCI)
✓ La gestion des GPIOs
Réalisations :
 Prise en main de l'existant, de l'historique de la fonction Modem
 Prise en compte des Faits Techniques sous JIRA
 Coder les Faits Techniques
 Intégration des évolutions et Mise à jour des scenarios du test bench
 Code Coverage
 Règles de codages
 Génération d'un résultat de test avec tout les tests = OK
 Evolution des versions
 Test de la carte modem sur banc de test dédié.
 Génération d'un résultat de test avec tout les scenarios = OK
Environnements techniques :
 FPGA spartan3, VHDL, JIRA, VISUAL ELITE, Model SIM, ISE XILINX, Bus PCI, Memoire ZBT, Trame GPS.
ELTA-AREVA - Toulouse Novembre 2014/ Février 2015
Domaine de compétences : SIMULATEUR DE MODULE SPATIAL
Intitulé de l’intervention :
✓ CAG - décodage d’un flux de données haut débit série, convertir ce flux en liaisons SPI pour les DACs qui
génèreront les tensions de contrôle des atténuateurs analogiques.
✓ Décodage d'un flux en ASCII de données débit série (RS232) pour la configuration des synthétiseurs, des états des
boucles, des DACs, des CAN(7voies) via des liaisons séries de type SPI et un GPIO.
Réalisations :
 Ecriture de la spécification du FPGA
 Ecriture du Plan D'identification
 Conception, simu, routage
 Validation sur carte
Environnements techniques:
 Libero SoC v11.3 de Microsemi, Modelsim ME 10.2c., SPI, Lien de Série RS232, ACTEL A3P125
 XST VIRTEX6, SPARTAN6, VIO, GPIO,
 Carte d'évaluation de NUMATO LAB
Youssouf SAMATÉ
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Thales Avionics Electrical Systems-IDF Octobre 2012 / Mars 2014
Domaine de compétences : Aéronautique DO-254 Conception et Vérification FPGA
Intitulé de l’intervention : Mettre en place un plan de vérification fonctionnelle DO254 DAL-A pour deux
FPGA Actel A3PE3000.
Réalisations :
 Collaborer avec le responsable des spécifications à résoudre les problèmes et améliorer la couverture de
code.
 Rédiger un document de procédures de vérification des exigences
 Modéliser les composants (datasheet) qui permettent d'émuler le FPGA à tester.
 Mettre en place le test bench qui permet cette vérification avec traçabilité entre les résultats de test et les
exigences.
 Rédiger un document de résultat des tests intégrant la simulation fonctionnelle, le taux de couverture, la
traçabilité des exigences.
Environnements techniques:
 FPGA Designer de Microsemi, Modelsim SE6.6, ARINC 429, Ethernet bus, SPI, Lien de Série spécial.

Depuis Avril 2012 en mission chez Sensorex –MEGGITT – ARCHAMPS
Titre : Senior Hardware engineer
Objectif : Test de qualification D’IMU (Inertial Measurement Unit) en vue d’une certification
DO254 niveau B.
· Ecriture de procédures de tests HTP (Hardware Test Procédure).
· Faire les tests de qualifications selon l’exigence sur banc de test normal ou sur un banc
spécifique (température, vibration, accélération…).
· Rédiger le résultats de tests dans un HTR (Hardware Test Results).

Mars 2011–Novembre 2011 en mission chez Thalès Systemes Aéroportés – Brest
Titre : Senior Hardware design engineer
Le but de cette mission est dans le cadre d’un système de Récepteur Large Bande Instantanée intégrant la mesure de fréquence, la mesure d’interférométrie et la mesure de niveau d’un échantillon de signal de :
D’élaborer des mesures échantillonnées dans le temps du niveau correspondant en permanence à la puissance total reçue en entrée RF.
· Conception préliminaire à partir de la spécification,
· Conception VHDL pour (VIRTEX 6),
o Acquisition des signaux de deux voies via deux CAN parallèles 16 bits
o Filtrage passe bas numérique à coefficients rechargeables et décimation par 2
o Traitement de l’algorithme de calcul de la puissance du signal
o Acquisition des paramètres de configuration et des tables de paramétrage de l’algorithme par le lien série rapide GTX sur fibre optique
o Acquisition de résultat intermédiaire dans la chaîne de traitement l’algorithme par le lien série rapide GTX sur fibre optique
o Implémentation du protocole AURORA de xilinx
· Ecriture de script de compilation et de simulation,
· Vérification en simulation avec Modelsim des critères de validité par rapport à un modèle MATLAB,
· Synthèse et placement routage,
· Intégration et validation du firmware sur carte d’évaluation des critères de validité par rapport à un modèle MATLAB,
· Rédaction d’un cahier descriptif de conception.
Environnement : UNIX, VHDL, FPGA Xilinx Virtex6 (XC6VLX240T), XST et
ModelSim / ISE 12.3, carte d’évaluation ML605.

Septembre 2010 en mission chez Thalès Avionics – Châtellerault
Titre: Verification engineer
Mise à jour du testbench pour la vérification fonctionnelle et post routage par rapport aux évolutions de la spécification et génération du rapport de test.
Ecriture de testbench,
Ecriture de script de compilation et de simulation,
Simulation avec MODEL SIM,
Synthèse et placement routage,
Validation du taux de couverture du code (bces) à 100%,
Génération de rapport de vérification fonctionnelle.
Environnement : Unix, DOXYGEN, VHDL, CPLD ACTEL ProASIC3.

Juin 2010 forfait sur projet européen en collaboration avec Orange Labs
Titre : Design engineer
Dans le cadre d’un projet européen et avec le laboratoire « Wireless Indoor » d’Orange Labs, pour la réalisation d'un prototype d’optique sans fil en communications infrarouge (IR) et lumière visible (VL) avec des débits 100 Mb/s et 300 Mb/s :
J’ai eu pour tâche la conception et implémentation d’un protocole de communication basé sur la détection et la gestion de trames dans l'ordre d'arrivée :
· Conception préliminaire,
· Conception VHDL pour (VIRTEX 5),
· Synthèse et placement routage,
· Ecriture du testbench pour la vérification fonctionnelle,
· Mise en place d’un testbench pour la vérification d’un protocole réseau à trois modules,
· Simulation avec Modelsim,
· Rapport de conception.
Environnement : VHDL, FPGA Xilinx, ModelSim

Juillet 2009 –Mars 2010 en mission chez Thalès Communications – Cholet
Titre: Senior Hardware design engineer
Conception d’un firmware de validation d’une carte radio, au sein du DIL (Digital Infosec
Laboratory), dans le cadre de l’évolution des systèmes radio nouvelle génération FLEXNET.
Cette carte doit essentiellement offrir des services de chiffrement / déchiffrement :

La carte est composée de :
Phase °1 : Deux CPLDs pour le pilotage de l’alimentation
· Rédaction d’un cahier de spécification,
· Développement sur deux CPLD Lattice pour le séquencement des régulateurs d’alimentation de la carte (FPGAs μP …,
· Ecriture du testbench pour la vérification fonctionnelle,
· Simulation avec Modelsim,
· Validation du firmeware sur carte.

Phase °2 : Quatre FPGA (trois Cyclones 3 et un Actel).
· Rédaction d’un cahier de spécification pour chaque FPGA (trois cyclones et un Actel) dans le but de mettre en place un firmware de validation de toutes les interfaces de communication des quatre FPGA,
· Conception VHDL,
· Ecriture du testbench pour la vérification fonctionnelle pour chaque FPGA,
· Simulation avec Modelsim des interfaces entre :
o Un FPGA Cyclone 3 et trois processeurs (IMX25),
o Un FPGA Actel et un PIC,
o Un FPGA Cyclone 3 et (SDRAM, FLASH et un Asic),
· Ecriture d’une procédure de test et d’utilisation des scripts.

Phase °3 : Un FPGA Cyclones 3
· Conception VHDL d’une interface de communication sécurisée un FPGA Cyclone 3 et une interface soft (NIOS II) avec le PC.
· Définition d’architecture matériels et logiciel
· Conception VHDL de la partie VHDL
· Conception et le développement de modules logiciels autour du bus Avalon :
1. CPU NIOS,
2. Timer,
3. Contrôleur de mémoire externe flash,
4. Contrôleur de mémoire externe SDRAM,
5. L’interface JTAG UART,
6. Bus externe permettant de connecter ces mémoires (Avalon tri-state bridge),
7. PIO,
8. PLL génératrice d’horloge,
9. Composant générateur d’identification du matériel System ID, 10. Etc…
· Conception et développement de drivers temps réel (communications liens séries RS 232),
· Synthèse et placement routage,
· Intégration et validation sur Carte d’évaluation.
Environnement : VHDL, FPGA ALTERA Cyclone III, SOFTCORE NIOSII, Quartus II, ModelSim, Actel, Lattice ISPLever.

Janvier – Juin 2009 forfait pour Thales Avionics – Vendôme
Titre: Design engineer
L'objectif de ce projet est la conception, à partir de la reprise du design existant pour
A400M/S76, du produit KCCU pour A350, de classification complexe, dans un contexte
DO254 DAL B.
Les évolutions de conception concernent :
· Le changement d’interface CAN,
· L’ajout d’une acquisition CAN pour allumage de retours d’ordres,
· Le changement d’interface EEPROM,
· L’évolution du nombre de touches,
· Traitement de robustesse interne au PLD (multiplexeurs de bus internes),
· Modification du traitement des touches bloquées,
· Mise en place d’un CRC EEPROM,
· Le changement de cible Actel (Pro Asic 3),
· Rédaction d’un rapport de conception.
Environnement : VHDL, FPGA Actel, Libero 8.4, designer, Aéronautique, DO254.

2007/2008 en mission chez Thales Communications – Laval
Titre: VHDL/FPGA/ Hardware Engineer
Amélioration de la chaîne de détection d’impulsion d’un système de détection radar (IFF).
Développement de la partie émission du nouveau système de détection radar IFF mode 5 :
· Développement VHDL sur FPGAs Xilinx,
· Redéfinition des blocs et synchronisation de l’ensemble,
· Synthèse et P&R,
· Test simulations sous ModelSim,
· Fichier de contraintes (Timing),
· Tests au niveau carte,
· Rédaction d’un cahier de spécification,
· Rédaction d’un cahier de test,
· Rédaction d’un rapport de conception.
Environnement : VHDL, FPGA Xilinx, Banc de test automatisé, Analyseur logique, Aéronautique, DO254.

2006 - ARTUS – Angers
Titre: Senior Electronics Development Engineer - FPGA
Développement d’un FPGA sur une carte électronique de monitoring de puissance et de dégivrage de pâle d’hélice avec les contraintes environnementales sévères :
· Définition d’une spécification,
· Proposition d’une solution de communication robuste par ligne haute tension,
· Développement d’une architecture FPGA,
· Validation sur un banc de test et avec une carte d’évaluation (ACTEL PRO),
· Rédaction du document Conceptuel Design en anglais (pré design expliquant la méthodologie de design qu’on va appliquer),
· Rédaction du document Description Design (décrit de façon détaillée le design qui a été fait module par module).
Environnement : VHDL, FPGA Actel, LIBERO IDE (Synplify, ModelSim, Designer, Flash Pro), Aéronautique civile, DO254 niveau C.

2005 / 2006 - IXSEA – Brest
Titre: FPGA Hardware Engineer
Développement de programme de prétraitement de signaux acoustiques, d’interfaçage avec un DSP (Freescale) et communication avec un bus PCI Master/Target 32 bits 66 MHz.
Dans le cadre du développement d’un nouveau produit regroupant plus de fonctionnalités pour le positionnement sous-marin, la prise en charge du développement des fonctions cidessous :
· Acquisition des signaux acoustiques via 4 CAN différentiels 16 bits,
· Conversion numérique analogique CNA 12 bits pour les servitudes,
· Démodulation complexe,
· Filtrage numérique avec décimation 8 canaux,
· Pilotage de la carte ayant pour rôle l’émission acoustique,
· Implémentation d’une interface PCI maître / esclave 32bits/66MHz (avec 2 canaux DMA) avec utilisation d’une IP développée par PLD applications,
· Interface Microprocesseur MSC8122 (quad DSP starcore SC140 16bits intégrés dans le même composant),
· Rédaction d’un document de conception.
Environnement : VHDL, FPGA Xilinx SPARTAN3 (XC3S1500), XST et ModelSim / ISE, Analyseur logique, Traitement du signal.

2004 / 2005 - ARTUS – Angers
Titre : Design engineer
Débug et optimisation de la logique de contrôle et de monitoring d’un convertisseur d'énergie
AC/DC 6KW.
Prise en charge par la suite du développement d’un FPGA Virtex de la nouvelle génération de convertisseurs régulés :
· Développement sur FPGA Xilinx (XCV300PQ240) et ACTEL (A54SX16A),
· Monitoring (technologie BIT: Built In test),
· Pilotage de l'électronique de puissance,
· Communication ARINC429,
· Test de qualifications et ATP,
· Tests au niveau carte et système,
· Rédaction de rapport de test en anglais pour le client.
Environnement : VHDL, FPGA Xilinx et Actel, Xilinx XST et ModelSim, Visual Elite,
Leonardo, Synplify et designer de Actel, Aéronautique militaire,

Analyseur logique, Banc de test complexe.
2004 - ACTARIS – Poitiers
Titre: Systems Design Engineer
Etude de faisabilité et réalisation d’une maquette permettant le relevé de compteur sans fil :
· Recherche de solutions existant dans le domaine de la communication sans fil,
· Etude de solutions à base de composants programmables ou de microcontrôleurs,
· Choix de deux solutions réalisables et compatibles avec le cahier de charges (à savoir bluetooth et irDA),
· Réalisation de la maquette démontrant la faisabilité du concept,
· Programmation du micro chip C.
Environnement : Design électronique numérique, Windows, C, MPLAB ICD 2 de Micro chip.

2003 – FAURE HERMANN (Groupe ZODIAC) – La Ferté-Bernard
Titre : Design engineer
Dans le cadre du développement d’un nouveau type de débitmètre à ultrason :
· Développement du FPGA qui interface un DSP et un μC à partir du code du CPLD du FH8500 et des particularités du système et de communication μCßàDSP,
· Propositions de solutions afin d’aboutir à une fonctionnalité sans régression :
· Acquisition des signaux acoustiques via 4 CAN différentiels 16 bits,
· Evaluation des ressources disponibles dans le FPGA EP1C6F256I7 de destination,
· Synthèse d’architecture et Logique,
· Redéfinition des blocs et synchronisation de l’ensemble,
· Synthèse et P&R,
· Test simulations sous ModelSim,
· Fichier de contraintes (Timing et Brochage),
· Génération du fichier qui permettra au DSP de linker le soft,
· Rédaction d’un rapport.
Environnement : VHDL, FPGA Altera (EP1C6F256I7), Quartus et ModelSim.

2003 - SCHNEIDER ELECTRIC – Grenoble
Titre: Design engineer
Conception d’un logiciel de pilotage de l’électronique d’un convertisseur de puissance DCDC (100KW de type Double-Boost à quatre étages) pour une application de type énergie embarquée (pile à combustible). Ce logiciel assure les fonctions de sécurités, de régulations et de commandes des transistors IGBT à partir d’acquisition et le traitement de grandeurs électriques :
· Evaluation des ressources disponibles dans le CPLD,
· Synthèse d’architecture et Logique,
· Définition des fonctionnalités de chaque module,
· Codage VHDL et / ou schématique et simulation,
· Synthèse et P&R,
· Simulation unitaire sous ModelSim XE,
· Fichier de contraintes (Timing et Brochage),
· Assemblage des modules,
· Test de l’ensemble avant et après Programmation sur circuit,
· Rédaction d’un rapport.
Environnement : VHDL, FPGA Xilinx, XST et ModelSim sous ISE, Analyseur logique.

2002 - Forfait pour MITSUBISHI – FORFAIT
Titre : VHDL Developer
En vue d’une communication inter cartes basée sur des canaux LVDS compatible avec les circuits de sérialisation/désérialisation 10 :1-1 :10 de National Semi-conducteur, recueillir un flux de données d’une fifo cadencées par une horloge de 33,33Mhz et les sérialiser à un débit de 400Mbp :
· Prise de connaissance du contexte technique,
· Evaluation des besoins disponible dans la librairie XILINX,
· Prototypage de la partie de l’interface intégrée dans le FPGA,
· Définitions des fonctions et proposition d’un schéma de design,
· Sources VHDL du projet (code synthétisable + test Test Bench),
· Proposition de placement et un Brochage de l’interface sur boîtier XC2V3000,
· Programmation et simulation de chaque module défini,
· Assemblage du top, Simulation, Implémentation et brochage.
Environnement : VHDL, FPGA Xilinx XC2V3000, XST et ModelSim / ISE.

2002 - PHILIPS – FORFAIT
Titre : VHDL Developer
Etude d’architecture afin d’estimer le coût de production en série de la carte pour évaluer les écarts entre les architectures potentielles. Cette étude a été réalisée en prenant en compte le souhait de rester à périmètre constant, hors fonction modem dans un premier temps :
· Rédaction du cahier des charges,
· Recherche de solutions novatrices pour le projet,
· Analyse du marché en termes d’architectures « HOST USB » (gestion du hot-plug, de l’alimentation sur le bus…),
· Analyse du marché en termes d’intégration de la fonction MODEM,
· Etude des OS disposant des outils nécessaires (Drivers : USB, autres),
· Dimensionnement et recherche des différents μP ou μC répondant aux besoins,
· Etude de solutions à base de composants programmables ‘low cost’ (CPU embarqué),
· Conception préliminaire des solutions répondant aux besoins sous forme de synoptiques fonctionnels,
· Rédaction du document de synthèse.
Environnement : Electronique numérique.

2001 - THALES Systèmes Aéroportés – Brest
Titre : VHDL Developer
Développement des modules d’interfaces avec un DSP, d’un banc de test générateur de vecteurs et prétraitement de signaux numériques :
· Test des modules de traitement, de calcul de la carte numérique,
· Test fonctionnel de la carte globale,
· Carte Front End Processing (FEP) sur bus VME,
· Approfondissement de la connaissance de la norme VME,
· Développement de programme pour le FPGA Xilinx qui équipe une carte numérique de conversion analogique / numérique,
· Développement d’une interface de communication entre le bus VME et la carte numérique,
· Commande de composants hyperfréquences,
· Création et édition de schémas électriques de la carte numérique avec Cadence,
· Codage des FPGA SPARTAN y compris la gestion d’une liaison série.
Environnement : VHDL, FPGA Xilinx, Cadence, VME, RS232, Leapfrog, Unix.

2000 - Stage chez MATRA BAE DYNAMICS – Vélizy
Mise en place d’un système de caractérisation de composants électroniques piloté par un logiciel ICS.
· Uniformisation de la procédure de caractérisation électrique,
· Mesures des paramètres des composants,
· Câblage électrique sur banc de test,
· Exploitation, comparaison et partage de leurs expertises,
· Etude et mise en place de la configuration et de la base de données Gestion de projet.