Aymen - Développeur C

EXPERIENCE PROFESSIONNELLE

10-2018
À ce jour
(19 mois)
VALEO Vision, Software Design Leader
Projet : Driver full LED pour projecteur avant (Daimler Denza, PSA, Renault)
Objectif mission :
Livrer un logiciel, conforme à la spécification du client et selon le process ASPICE level 2, pour le pilotage en courant des
Leds ainsi la gestion de défaut via LIN/CAN tout en respectant les jalons projet et client
Réalisations :
Responsable du développement logiciel selon le process Automotive SPICE level 2 certifié par
un audit en présence du client
Participation à la rédaction des dossiers techniques en réponse aux appels d’offres des
constructeurs RFQ et développement de maquette software pour démonstration
Rédaction des quotations projets : estimation du workload sur les activités softwares et
évaluation de risque
Réalisation du planning software suivant le cycle en V
Gestion de projet et des livrables logiciels selon les jalons client
Gestion d’équipe 3 à 6 personnes
Gestion des interfaces fonctionnelles avec les différents métiers, hardware, système, test, CEM
et qualité
Gestion de configuration SVN et gestion de bug CoreALM
Intégration continue via Jenkins (klocwork, vectorcast, compilation)
Design de composant logiciel avec EAP et Doxygen
Debug du logiciel avec IAR Embedded workbench
Revue des workproducts (UTP, ITP, VTP, CDD, GDD, SRS, Code)
Traçabilité des documents d’entrée et de test via Reqtify
Référent technique et support sur les projets Mainstream et Special Products
Analyse de root cause dans le cas d’un retour garanti
Participation à l’innovation du standard
Résultats : Production en série des drivers full LED avec succès en respectant les délais et les jalons client

Environnement technique: ASPICE, safety ASIL A&B, MS project, Reqtify, SVN, CoreALM, QRQC,
CANOE, AUTOSAR, PDCA/FTA, Doors, ISO26262, Klocwork, Doxygen, Jenkins, LIN, CAN

10-2016
(2 ans)

› VALEO Vision, ingénieur logiciel embarqué
Projet : Driver full LED pour projecteur avant (GM, Ford, Toyota)
Objectif mission :
Pilotage en courant des drivers full Led et management des défauts suivant la spécification système et safety
Réalisations :
Développent du logiciel embarqué pour le pilotage des drivers full Led
Développent des mécanismes de safety logiciel pour les fonctions ASIL A et B
Revue de la spécification système et rédaction de la spécification logiciel
Conception globale du design logiciel avec EAP
Conception détaillé du composant logiciel avec EAP/doxygen
Debug du logiciel avec IAR Embedded workbench
Test unitaire avec Cunit / VectorCast
Gestion de configuration SVN et gestion de bug CoreALM
Test d’intégration
Test de validation
Traçabilité du cycle en V avec Reqtify
Résultats : Driver full LED conforme à la spécification client
Environnement technique: IAR embedded workbench, C embarqué, AUTOSAR, LIN, SPI, PWM,
DTC, Buck, Boost, Smart, Renesas RL78, Eclipse, SVN, Cycle en V, ASPICE, CoreALM, Reqtify, Doors,
EAP

› Stage, FLUIDION, ingénieur système embarqué
Projet : Echantillonneur connecté pour mesure de PH
Objectif mission :
Développement du logiciel embarqué pour le contrôle d’un échantillonneur connecté basse consommation suivant la
spécification du client
Réalisations :
Rédaction de la spécification système
Choix de composants électroniques
Développement du code C embarqué temps réel
Contrôle d’un moteur pas à pas par PWM et gestion de l’accélération
Commande de dix-huit électrovannes par multiplexeurs via I2C
Pilotage d’une pompe à vide via transistor Mosfet
Gestion de la communication sans fils avec un module Bluetooth
Implémentation du mode deep sleep et gestion des interruptions
Conception du PCB avec Altium Designer
Conception d’IHM pour Android, Linux et Windows
Test de validation logiciel
Documentation technique du produit fini
Résultats : Echantillonneur connecté conforme à la spécification client
Environnement technique : Altium Designer, C embarqué, I2C, SPI, UART, GPIO, PWM
Bluetooth, ATMega328P, Atmel Studio 7, Android Studio, Latex, Cycle en V

Stage, LIP6, ingénieur système embarqué
Projet : CoDesign d’un réseau de neurone sur FPGA Zynq
Objectif mission :
Optimiser le temps de calcule d’un algorithme d’apprentissage de type réseau de neurone via le CoDesing sur FPGA et
processeur ARM A9
Réalisations :
Optimisation d’un algorithme d’apprentissage de type réseau de neurone
Gestion de la communication entre le processeur ARM cortex A9 et l’FPGA via bus AMBA
Profilage de temps d’exécution sur cible FPGA Zynq
Résultats : Temps d’exécution plus rapide grâce au CoDesign
Environnement technique : Vivado HLS, FPGA Zynq, C, VHDL