Florent - Développeur C

Labo Recherche / Démonstrateur

Domaine de compétences : FPGA, transceivers, DAC, DDS
Intitulé de l’intervention : Réalisation d’un core JESD204B + demo avec chip AD9154.
⎪ Objectif(s) :
♦ Réaliser un core JESD204B (nouveau standard pour s’interfacer avec des DACs/ADCs)
♦ Etre configurable (Nombre de lanes/nombres de converters)
♦ Démontrer le fonctionnement sur carte KC705/mezzanine FMC AD9154 avec 4 converters/4 lanes @10Gbps.
♦ Intégrer ce core dans le projet du client.
⎪ Réalisation(s) :
♦ PHY JESD configurable, PRBS, 8B10B réalisé dans le FPGA , utilisation la plus simple des transceivers (sans les wizard Xilinx, juste utilisés comme des serializers haute vitesse).
♦ Link Layer JESD : CGS, Scrambling, ILAS
♦ Transport Layer JESD: Mapping converters ←→ Lanes.
♦ Etude de la documentation A9154 (DAC) & AD9516 (Générateur d’horloge) et configuration SPI (nombreux registres…).
♦ Optimisations ressources/timings (250Mhz core clock / 32 bits @ 10Gbps)
♦ Interaction avec équipe Hong Kong/Allemagne.
♦ ********-digital/litejesd204b
♦ ********-digital/litejesd204b-ad9154-demo`
⎪

Fabricant de Set Up Boxes / Verification ASIC

Domaine de compétences : FPGA, ASIC, Simulation, couverture de code.
Intitulé de l’intervention : Vérification d’un ASIC pour set up box.
⎪ Objectif(s) :
♦ Vérifier le code VHDL d’un ASIC de multiplexage vidéo et proposer des simplifications/corrections.
♦ Vérifier le fonctionnement sur un FPGA de prototypage.
⎪ Réalisation(s) :
♦ Création d’un environnement flexible de vérification par testbenchs. (scripts Python haut niveau générant les fichiers de commandes/vérification des modèles VHDL pour plus de flexibilité).
♦ Réalisation des scénarios pour couverture de code > 98%.
♦ Analyse/Relecture de code et remontée de problèmes, suggestions d’améliorations.
♦ Participation à la réalisation d’une carte de prototypage et réalisation du FPGA de test (Lattice ECP3) intégrant un SoC piloté par Ethernet. (Scripts de tests pythons similaires à la simulation exécutés sur le HOST).
♦ Interactions avec les équipes en France/Inde/Taiwan durant les différentes phases de projets.

Fournisseur stack 4G/LTE software / Carte PCIe Software Defined Radio


Domaine de compétences : FPGA, Artix7, SDR
Intitulé de l’intervention : Réalisation du gateware pour une carte PCIe SDR.
⎪ Objectif(s) :
♦ Réaliser un core PCIe permettant DMA Master/Accès registres depuis un PC Linux. (fonctionnalité équivalente Xilibus ou autre IP PCIe reprenant le HardBlock Xilinx et implémentant la partie TLP).
♦ S’interfacer avec un ADC/DAC AD9361.
♦ Permettre la reconfiguration de la SPI Flash carte par PCIe, gérer le Multiboot.
♦ Gérer les différents périphériques de la carte (GPS, I2C, etc..)
⎪ Réalisation(s) :
♦ Démo sur KC705 + Mezzanine FMC.
♦ Participation au choix du pinout pour Artix7 / conception de la carte.
♦ Validation sur carte finale Artix7 + support client.
♦ Interaction avec équipe Rennes/Paris pour l’intégration.
♦ ********-digital/litepcie
♦ ********-MIMO-PCIe-Card.pdf
⎪

Missions pour divers clients
Mesure d'épaisseur par ultrason pour RoboPlanet. (Cyclone II).
o Conversion de données pour Encodeur/Decodeur JPEG avec bufferisation minimale en ressources internes et stockage en DDR2 (Cyclone IV, Cyclone V, Arria2)
o Système de base entièrement open-source : LM32, contrôleur DDR2, contrôleurs DMA, acquisition / génération de signaux, communication USB2 par chip FTDI + driver HOST, pour PDI-Berlin (Spartan 6)
o Réalisation d'un firmware VHDL + environnement de simulation pour une fonction de monitoring avionique norme DO254 pour Barco Silex (Actel). Création d'un système de base sur Qsys + intégration d'un module custom + driver pour Barco-Silex (Cyclone IV).
♦ R&D (Obtention statut JEI):
o Portage MiSoC sur KC705 et DE0-Nano, full open-source dont portage du contrôleur mémoire pour SDR, LPDDR, DDR2 et DDR3 (PHY K7 également open-source!, support software par le LM32 du read/write leveling, validé sur carte @DDR600)
o MiScope : Analyseur logique embarqué pour Fpga
o MiMiner : Miner de bitcoin (pour tester Migen pour la réalisation d'un hasher SHA256).
o VDL2Doc : Recherche arborescence projet VHDL, génération de documentation.

Contrôleur DDR3 Kintex7

Portage d'un contrôleur mémoire sur cible Kintex 7Modifications pour supporter une fréquence du Ctrl = ¼ de la fréquence mémoire.
o Amélioration du mécanisme de Reordering pour de meilleures performances.
o Développement d'un environnement de Test pour mesurer le gain de performances.
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Projet firmware FPGA pour une carte Barco-Silex de traitement Video.
o Multiplexage Video HD/SD sur différentes sources et destinations.
o Mise en place des connectivités série rapides.
o Codage/Simulation/Test des modules du design.
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♦ Video HD-SD SMPTE/ PAL-NTSC / Triple Rate SDI / PCIe / SRIO / Virtex 6
♦ VHDL / Python / C (Linux / Dsp) / Chipscope
Firmware Wifiblock Lego Nxt

Projet firmware Atmel328.
o Bridge Wifi ↔ I2C pour ajouter une connexion Wifi au briques Lego Nxt.
o Réalisation du code en C ainsi que le driver d'utilisation.

⎪ Environnement(s) technique(s) :
♦ Atmel328/ Avr-Gcc / Arduino / Python / Wireshark
Intégration extracteurs d'impulsions Radar


♦ Projet FPGA orienté Guerre Electronique, fonctions d'extractions et de caractérisation du spectre électromagnétique des frégates FREMM, dans la continuité du projet réalisé en 2008 avec Apside et 2007 en stage sur la brique UDP/IP :
o Spécification/ Codage / Simulation/ Intégration d'évolutions sur la fonction.
o Investigation et correction de faits techniques.
o Support aux équipes drivers / logiciel / systèmes / radar.

⎪ Environnement(s) technique(s) :
♦ VME/ Ethernet / Xilinx Virtex 2 8000/6000/3000 , Spartan 3A DSP
♦ Wireshark / Scilab / Tcl-Tk / VxWorks / C++ / Chipscope / Vmetro
Extracteurs d'impulsions Radar

Projet FPGA orienté Guerre Electronique, fonctions d'extractions et de caractérisation du spectre électromagnétique des frégates FREMM.
o Reprise du projet et investigation de faits techniques existants.
o Conception/Simulation VHDL de nouvelles fonctions et évolutions de fonctionnement.
o Définition du plan de test et intégration chez le client.

; Environnement(s) technique(s) :
VME/ Ethernet / SDRAM / SSRAM / Xilinx Virtex 2 6000 et 3000

Traitement d'impulsions Radar (Thales TSA via APSIDE)


♦ Projet orienté acquisition et traitement Radar sur carte multi-FPGA pour l'évolution du radar ENR du NH90.
o Conception/Simulation VHDL des 3 FPGAs de traitement et de 2 FPGAs pour la stimulation/vérification des FPGAs de traitement.
o Modelisation Scilab du traitement pour la génération de patterns de stimulation variés et/ou aléatoires et vérification automatique des résultats par comparaison avec les résultats du modèle.
o Définition du plan de test et intégration chez le client.

⎪ Environnement(s) technique(s) :
♦ Scilab / VME / Serial FPDP / SSRAM / Virtex 2 Pro / Xilinx Virtex E
Equipement Cockipt Airbus A350
♦ Projet de vérification par testbench d'un FPGA réalisant la gestion du module KCCU (Clavier, trackball, boutons pour le contrôle de l'interface de pilotage).
o Reprise du projet et investigation de faits techniques existants.
o Modélisation comportementale VHDL pour stimulation et vérification du design.
o Réalisation d'outils de tracabilité automatique pour génération d'une matrice de vérification au format Html.
⎪ Environnement(s) technique(s) :
♦ DO254 / CAN / Matrice Clavier Leds / Encodeurs optiques / Altera MAX + 2
♦ Tcl-tk / Php / Html

Analyse spectrale sur FPGA (Apprentissage Thales TSA)

Etat de l'art des solutions d'analyse spectrales.
o Etude/Codage/Simulation VDHL d'une solution d' analyse spectrale FFT 64/1024 points à haute fréquence d'échantillonnage.
⎪ Environnement(s) technique(s) :
♦ Matlab / Virtex 5 SX-95T
♦ Brique de communication UDP/IP sur FPGA
o Etat de l'art des solutions hardwares existantes.
o Spécification/Conception de la brique UDP/IP VHDL.
o Utilisation de cette brique sur l'évolution d'une carte Thales.