Mathieu - Consultant UNIX

Ref : 200830T001
Photo de Mathieu, Consultant UNIX
Compétences
Expériences professionnelles
  • Expérience professionnelle

    Chef de Laboratoire/Groupe, Ingénieur-Chercheur au Commissariat à l’Energie Atomique (Saclay)
    - Laboratoire d’électronique de traitement du signal (LETS) de l’institut IRAMIS
    R&D électronique numérique et signal pour l’institut IRAMIS (quantum computing, photonics, chemistry etc.)
    Maintenant
    à
    2018

    Chef de projets, Ingénieur-chercheur au Commissariat à l’Energie Atomique (Saclay),
    - Laboratoire Capteurs et Architectures Electroniques (LCAE)
    Expert en conception d’algorithmes de traitement du signal et d’architecture électroniques
    - Laboratoire de Calcul Embarqué (LCE)
    Expert en architecture de calcul programmable temps réel VLIW Multi-SIMD, traitement et analyse du signal et des images
    2018
    à
    2011

    Ingénieur-Chercheur au Commissariat à l’Energie Atomique (Saclay)
    - Laboratoire Capteurs et Architectures Electroniques (LCAE)
    Expert en conception d’algorithmes de traitement du signal et d’architecture électroniques
    - Laboratoire de Calcul Embarqué (LCE)
    Expert en architecture de calcul programmable temps réel VLIW Multi-SIMD, traitement et analyse du signal et des images
    Maintenant
    à
    2011
    2009
    à
    2011

    Définition et encadrement thèses
    - Mapping dirigé par les modèles pour la tolérance aux fautes
    - Conception d’une hiérarchie mémoire pour CGRA tolérant aux fautes
    - Architecture de calcul programmable asynchrone pour l’instrumentation nucléaire
    - Architecture matérielle et flot de programmation associé pour la conception de systèmes numériques tolérants aux fautes
    - Comment rendre le pixel actif dans le processus de traitement d’image au niveau de la rétine ?
    Maintenant
    à
    2009

    Valorisation des travaux de recherche
    - Création de startup (une startup en incubation)
    - Transferts industriels de travaux de recherche
    - Dépôt de brevets et définition de contrats de licence
    - Chiffrages des projets de R&D et de transferts industriels, y compris dans le domaine du nucléaire
    Maintenant
    à
    2009

    Projets
    - Montage du projet RR 2x1.8M€
    - Expert technique pour le projet Orion (RR), définition et mise en œuvre de la roadmap, encadrement, réalisation des travaux
    - Montage et chef de projet pour différents projets (plusieurs M€ cumulés), NRBC
    - Montage de projet H2020
    - Montage et coordinateur du projet ANR NANTISTA plateforme électronique pour l’identification des menaces radiologiques
    - Montage et chef du projet CABRI PAD, remplacement complet d’une électronique d’instrumentation d’un réacteur nucléaire
    - Chef de projet INSNU, mise au point d’une électronique pour la cartographie en temps réel des cœurs de réacteurs
    - Montage et chiffrage de nombreux projets de recherche et industriels
    - Animation et management de projet (taille variable selon les projets) - 4 ingénieurs et 2 techniciens
    - Projet RPN, conception électronique numérique électronique de caractérisation du vieillissement de détecteurs à gaz
    - Architecture de calcul massivement parallèle pour téléphone portable + conception de la chaine d’outils et de compilation VLIW
    - Participations ponctuelles à de nombreux projets de traitement d’image et du signal
    - Encadrement de thèses
    - Valorisation scientifique (roadmap de valorisation/communication aux définition/rédaction des publications)
    - Définition de roadmap scientifique
    Maintenant
    à
    2009

    Formation Doctorale: CEA, Saclay
    Architecture de Calcul pour l’amélioration d’images issues de capteurs CMOS
    - Laboratoire de Calcul Embarqué (LCE) – CEA
    2009
    2006

    Enseignement en Master 2 et en école d’Ingénieur
    Architectures micro-programmées
    System-on-chip
    Programmation avancée
    Gestion de projet appliquée à l’informatique/électronique
    Technologies d’intégration 3D Stacking et 3D-IC
    Technologies des processeurs de traitement du signal VLIW et SIMD
    Architecture des processeurs et assembleur x86
    - Softeam, formation continue C/C++
    - Centrale-Supelec Paris, Master, architectures des microprocesseurs
    - Centrale-Supelec Formation continue, DSP, architectures de calcul
    - ESIEE Master, responsable du module architecture de calcul du cursus Cybersécurité
    - M2 TTT – Université Paris-Est MLV
    - M2 ESIREM - Université de Bourgogne
    - IUT Dijon
    Maintenant
    à
    2009

    Encadrement stages ou apprentis ingénieurs et Master 2: CEA, Saclay
    Conception d’une instrumentation pour la chimie
    Identification du graphène par machine learning
    Conception d’une maquette d’un système multiprocesseur pour le traitement du signal
    OS & Processeurs embarqués pour le traitement du signal
    Outils de Programmation et de configuration d’un calculateur SIMD
    Portage FPGA d’une architecture de traitement d’image
    Maintenant
    à
    2006

    Encadrement de thèses
    Model-driven design-space exploration (en cours)
    Conception d’une hiérarchie mémoire pour CGRA tolérant aux fautes (abandon doctorant)
    Conception d’un CGRA tolérant aux fautes et chaîne d’outils associée (soutenue)
    Conception d’une architecture de traitement du signal sans temps mort (soutenue)
    Maintenant
    à
    2010
    Développeur génie logiciel et réseaux – CNERTA – DIJON
    1 an CDD non consécutifs pendant les études – Développeur, administrateur DB, systèmes et réseaux
    2006
    à
    2001
    Stage Master Recherche LE2i – Université de Bourgogne – Dijon
    Conception, validation d’une architecture Multi-DSP VLIW, et prototypage rapide
    2006
    Stage Ingénieur EyeNetics - Dijon
    Intégration de Gigabit Ethernet et linux embarqué au sein de caméras rapides
    2006
    Stage développeur 4 mois – CNERTA – Dijon
    Etude et implémentation d’un service commercial de webmapping (géomatique)
    2005
    Stage développeur 3 mois – CNERTA – Dijon
    Intégration d’un service de messagerie dans un annuaire ministériel
    2004

Études et formations
  • Formation initiale

    Grade Titre Année
    Ph.D.
    CEA/Burgundy Univ.
    Design and validation of a low-power and low-silicon footprint programmable digital signal processor for HD1080p video
    processing on smart phone
    2009
    2006
    DEA (M2 Rech.)
    Univ. Bourgogne
    Instrumentation, Informatique et l’Image
    Major de promotion spécialité électronique
    2006
    2005
    Ingénieur (M2)
    ESIREM UB
    Informatique, réseaux, spécialité électronique embarquée
    Major de promotion
    2006
    2003
    DUT
    IUT Dijon UB
    Informatique Génie Logiciel
    2003 2001
    DEUG A 1°A Mathématiques et informatique appliquées aux sciences 2001 2000
    Bac S/Dijon Spécialité Physique 2000 1999

    Formation continue

    Intitulé Année
    Habilitation électrique BE-HE BR B1 B2 2016 2019
    Valorisation des travaux de recherche par la création de start-up 2015
    Valorisation des travaux de recherche par la création de start-up 2014
    System-on-Chip Xilinx Vivado 2014
    Habilitation électrique BE-HE 2013
    Management de projet 2013
    Spectrométrie gamma 2012
    Encadrer et valoriser la thèse 2011
    Synthèse & Implémentation - SYNOPSYS DC-ULTRA/DC-TOPO 2010
    Valorisation de la recherche et innovation dans l'entreprise 2009

    Thématiques de recherche
    - Instrumentation scientifique;
    - Architectures de calcul programmables basse consommation et à
    faible empreinte silicium pour le traitement du signal;
    - architecture de traitement du signal sans temps mort;
    - traitement temps réel du signal et des images et de la vidéo;
    - architectures bio-inspirées et réseaux de neurones;
    - architectures de calcul programmables et tolérantes aux fautes;
    indépendantes de la technologie d’intégration;
    - architectures micro-programmées.

    Connaissances et savoir-faire
    - Création du laboratoire d’Electronique et de Traitement du Signal, CEA Iramis
    - Conception d’architectures numériques programmable ou dédiées de traitement du signal (ASIC et FPGA)
    - Conception de systèmes microprogrammés et chaînes de compilation associées
    - Expert VHDL et C++
    - Gestion de projets, management d’équipe
    - Gestion des sous-traitants
    - Montage de projets multi-partenaires
    - Système Unix BSD et Linux
    - Langages maîtrisés : C/C++ C# Perl Python Java Shell PHP Pascal/Delphi Assembleur (différentes ISA)
    - Langages matériels : VHDL, Verilog
    - Conception de circuits imprimés, Mentor Graphics XPedition
    - Génération automatique de code, d’architectures de calcul, de bancs de tests
    - Test et vérification des systèmes
    - Systèmes et réseaux complexe, sécurité réseau
    - Systèmes d’exploitation (Linux et BSD)
    - Intégration des systèmes
    - Montage de collaborations internationales
    - Instrumentation nucléaire

    Activité scientifiques, brevets et publications significatives
    Activité scientifique : journaux, conferences et enseignement
    - Associate editor du journal IEEE OJCAS
    - Collaboration avec le Laboratoire Central de la préfecture de Police de Paris (LCPP) sur l’identification de substances inconnues.
    - Création de deux enseignements Centrale-SUPELEC Paris Saclay : architectures micro programmées ; System-on-Chip
    - Responsable du module CyberSécurité à l’ESIEE
    - IEEE Senior Member
    - Track-chair de la session « VLSI Systems and Applications » IEEE ICECS 2016 (Int’l Conference on Electronics Circuits and Systems) +
    chairman 3 sessions
    - Track-chair de la session « VLSI Systems and Applications » IEEE ICECS 2014 (Int’l Conference on Electronics Circuits and Systems) +
    chairman
    - Chairman de la session « Reliability Considerations for Constrained Electronics » IEEE ICECS 2014
    - Organisateur et chairman de la session « Smart Image Sensor » de la conférence DASIP 2011
    - Membre du comité technique DASIP conférence IEEE/ECSI (Design and Architectures for Signal and Image Processing) 2011et 2012
    - Reviewer permanent pour SPRINGER – Journal of Real Time Image Processing
    - Reviewer pour IEEE Signal Processing Letters
    - Reviewer pour IEEE Transaction on Nuclear Science
    - Reviewer invité pour différentes conférences IEEE Signal and Processing et Circuits and Systems

    Brevets
    - « Interface entre un programme et une entité de traitement de données »
    Numéro FR2003625 - interfaçage transparent d'accélérateurs hardware, notamment pour la cryptographie
    - « Procédé de détection d'un composé dans une composition à identifier et dispositif de détection »
    Identification de substances chimiques NRBC dans un mélange inconnu
    - « Procédé et système de caractérisation d'une source de rayonnement ionisant à caractériser »
    NuméroFR1753811 - discrimination neutro-gamma, applications NRBC
    - « Système, procédé et programme d'ordinateur pour la numérisation d'impulsions rapides sans temps mort »
    Numéro FR1556774 Domaine du diagnostic filaire, imagerie radar, instrumentation nucléaire et physique des particules
    - « Dispositif et procédé de compression sans perte d’un signal et d’images »
    Numéro FR1562553 Dispositif de compression de données numériques sans perte à faible coût matériel
    - « Procédé de détermination d'activité d'au moins un corps présent dans un matériau procédé d'identification de corps et dispositifs associes »
    Numéro FR1553523, 2015 Identification d’éléments dans des mixtures appliquées à des spectres composites NRBC
    - « Procédé et dispositif de tolérance aux fautes sur des composants électroniques »
    Numéro FR1460633, 2014 méthode conjointe matériel et logiciel pour effectuer de la tolérance aux fautes indépendamment de la technologie
    d’intégration
    - « Procédé et dispositif d'architecture configurable à gros grains pour exécuter l'intégralité d'un code »
    Numéro FR1460631, 2014 architecture de CGRA
    - «Dispositif et procédé simulant la détection de sources radio-active mobiles»
    Numéro FR1453645, 2014 - simulateur de sources radioactives pour mettre au point et tester les équipements NRBC
    - «Procédé et système d'extraction dynamique d'impulsions dans un signal temporel bruité»
    Numéro FR1450568, 2014 - technique d’acquisition de pulse notamment issues de détecteurs de rayonnements
    - «Procédé d'acquisition et de traitement de données»
    Numéro FR1252255, 2012 - architecture de calcul pour traitement des signaux issus de détecteurs de rayonnements
    - « Dispositif de traitement en parallèle d’un flux de données »
    Numéro WO/2010/037570, 2008, 2010 - porte sur l’ensemble des éléments de l’architecture eISP

    Revues avec comité de lecture
    - « Evaluation of In-Flow Magnetoresistive Chip Cell—Counter as a Diagnostic Tool »
    Journal of Biosensors - Aout 2019
    - « Spectral unmixing applied to fast identification of γ-emitting radionuclides using NaI(Tl) detectors »
    Applied Radiation and Isotopes - Fevrier 2020
    « A templated programmable architecture for highly constrained embedded HD video processing »
    Journal of Real-Time Image Processing,, ed. Nature Springer – Juillet 2018
    - « A Histogram-Dif erence Method (HDM) for Neutron/Gamma Discrimination Using Liquid and Plastic Scintillators »
    IEEE TNS Transactions on Nuclear Science - Juin 2017
    - « Real-time radionuclide identification in gamma-emitter mixtures based on spiking neural network »
    Elsevier Applied Radiation and Isotopes, 2016, 109, 405 - 409
    - « On Line Neutron Flux Mapping in Fuel Coolant Channels of a Research Reactor »
    IEEE TNS Transactions on Nuclear Science 05/2015; 62(2):415-419.
    - «Auto-Adaptive Trigger and Pulse Extraction for Digital Processing in Nuclear Instrumentation »
    IEEE TNS Transaction on Nuclear Science 04/2015; 62(2):480-486.
    - «The eISP low-power and tiny silicon footprint programmable video architecture »
    Journal of Real-Time Image Processing,, ed. SpringerLink – Février 2010
    - « Processeur vidéo programmable pour la téléphonie mobile - eISP : une architecture de calcul très basse consommation à faible empreinte
    silicium pour le traitement vidéo HD »
    Revue Techniques Des Sciences Informatiques, numéro 29, ed. Hermès/Lavoisier – Février 2010

    Conférences internationales avec actes
    « Spectral unmixing applied to fast identification of gamma-emitting radionuclides using NaI(Tl) detectors » ICRM 2019
    « High-Level Reliability Evaluation of Reconfiguration-Based Fault Tolerance Techniques » IEEE RAW 2018
    « Model-driven reliability evaluation for MPSoC design » DASIP 2017 2017
    « Bioinspired digital signal processing for fast radionuclide mixture identification » SPIE DSS 2015, Baltimore
    « Fast radionuclide mixtures identification based on spiking neural network » ICRM 2015, Vienna
    « Digital Real-Time Multiple Channel Multiple Mode Neutron Flux Estimation on FPGA-based Device » ISRD 2014, Aix-en-Provence
    France; proceedings dans European Physical Journal
    « Ef icient Application Mapping on CGRAs based on Backward Simultaneous Scheduling/Binding and Dynamic Graph Transformations »
    IEEE ASAP 2014, Juin 2014, Zurich, Suisse
    « An Automated Design Approach to Map Applications on CGRAs » ACM/IEEE GLSVLSI 2014, Mai 2014, Houston, USA
    « On Line Neutron Flux Mapping in Fuel Coolant Channels of a Research Reactor » ANIMMA 2013, 2013, Marseilles, France
    « A new approach of smart vision sensors » SPIE, Juin 2014, Zurich, Suisse
    « Designing Processors Using MAsS, a Modular and Lightweight Instruction-level Exploration Tool » IEEE DASIP 2011, Nov 2011,
    Tampere, Finlande
    « eISP: a Programmable Processing Architecture for Smart Phone Image Enhancement » IEEE DASIP 2009 du 22 au 24 Septembre 2009,
    Nice Sophia-Antipolis, France
    « Embedded Processor Extensions for Image Processing » SPIE Photonics Europe 2008 du 7 au 11 Avril 2009, Strasbourg, France

    Ouvrage & chapitres
    - Health Management ed InTech, 2011 chapter « A future for Integrated Diagnosis Devices » ISBN-10: 979-953-307-120-5
    - « Conception d'un processeur programmable de traitement du signal: Application au traitement d'image et vidéo HD sur téléphonie
    mobile » ISBN-10: 6131543968

    Divers
    2019 Associate editor pour IEEE OJCAS
    2014 Participation à la création du chapitre IEEE Signal Processing France R8
    2011-2013 Vice-président de l’AACCEA Saclay
    2007-2012 Chargé d’activité AACCEA, Section Photo
    1999-2000 Fondation et présidence de l’association : APAISER 1999-2000

    Membre de
    - IEEE Senior Member - IEEE Signal Processing Society & Circuits and Systems Society
    Jardinage, audiophilie, conception et réalisation de systèmes audio haute-fidélité.
    Pianiste, guitariste, théorie de la musique, production audio
    Cuisine, lecture, musique, tir à l’arc
    Photographie, argentique & numérique, studio & laboratoire. Moyen format & grand format
    Permis B, véhicule personnel, nationalité française.

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