Jan - Consultant technique VHDL
Ref : 200513P002-
91370 VERRIÈRES-LE-BUISSON
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Consultant technique, Développeur (52 ans)
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Totalement mobile
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Bientôt freelance
CS Dental 2011-2020
(9,5 ans)
Contexte Général : CS Dental leader mondial sur le marché des appareils de radiographie dentaire.
Sujet du projet (panoramique dentaire) : Développement de FPGA permettant de récupérer les images du capteur. C’est ce capteur qui permet de récupérer l’image lors d’une radiographie panoramique dentaire. Lors d’un examen Le FPGA doit récupérer/traiter/stocker 3000 images de 1400x1200 pixels en 30 sec.
Responsabilités occupées : Présentation de la nouvelle architecture du FPGA.
Réalisation des spécifications, en respect avec les contraintes imposées par la FDA.
Réalisation du code VHDL ou system verilog.
Réalisation d’une simulation de non-régression.
Intégration du FPGA dans son système avec l’équipe soft.
L’évolution par rapport aux systèmes déjà existants est :
A mon arrivée le code était non commenté, non documenté, mal architecturé, mal simulé et donc très difficilement supportable.
Ma tâche a consisté a ré architecturer le Fpga.
Réaliser un document de design détaillé.
Intégrer le Fpga dans son système complet (FPGA cyclone2+Sensor+Micro freescale+Pci plda).
Puis développer d’autres FPGA pour s’interfacer avec des capteurs plus gros et donc avec plus de débit (Cyclone 5+ Pcie).
Environnement technique
Simulation : Modelsim pour la simulation RTL,
Routage : Chaine Altera pour le routage du FPGA + Qsys.
Outil : IP Plda pour gérer le PCI 32 (33 et 66 Mhz).
Langages : VHDL et rédaction des spécifications.
Traçabilité des exigences en respect avec les contraintes FDA.
Composant : Cyclone 2 avec PCI 32 bits puis Cyclone 5 avec Pcie
Thales Meudon début 2010 à Fin 2010
(5 mois)
Contexte Général : Thales Meudon, projet Buesh et Clain
Sujet du projet : Vérification formelle du système complet.
Responsabilités occupées : Réalisation des tests sur cartes.
Réalisation chez le client (Thales Meudon) de tests sur cartes qui permettaient de prouver formellement le bon comportement du système.
Discussion avec le client en cas d'erreur, dans le but de corriger le problème rencontré.
Environnement technique
Matériel : Un Pc pour la rédaction des fiches de tests.
Scopes, analyseurs logiques, voltmètres et ampèremètres pour valider les fiches.
Systèmes : Buesh, Clain
ECE 2008-2010
(1,5 an)
Pour le compte d’Airbus chez l’équipementier Ece :
Participation au développement de FPGAs du système cœur électrique d’un Airbus A350.
Réalisation des différentes spécifications FPGA à partir du besoin système.
Control de la traçabilité des exigences amont (Reqtify).
Développement en VHDL des différents modules des FPGAs impliqués dans ce système.
Développement des différents modèles de composants sur les cartes qui s’interfacent avec les FPGAs.
Simulation de chaque module indépendamment.
Simulation au top.
Intégration.
Environnement technique
Simulation : Modelsim pour la simulation RTL,
Routage : Chaine Actel (Libero) pour le routage du FPGA
Particularité : Interaction avec un sous traitant Indien (HCL).
Langages : VHDL et rédaction des spécifications en Anglais.
THALES AES 2007-2008
(1,5 an)
Réalisation au sein d’une équipe de 4 personnes d’un système complet de pilotage de moteur. Ces moteurs étant des machines tournantes permettant l’alimentation complète en électricité d’un avion type A 320.
L’évolution par rapport aux systèmes déjà existants est :
Remplacement des traitements analogiques par un traitement en numérique.
Loi de commande stockée dans des EEPROM // (re paramétrable par l’opérateur via l’IHM)
Ajout d’une IHM qui facilite l’utilisation du système par un opérateur lors de réalisation du monitoring ou du chargement des EEPROMs ou gestion des défauts…..
Tâches réalisées :
Réalisation complète de l’IHM (en Visual Basic).
Réalisation de modules en VHDL dans les différents FPGA :
Interface avec le PC (Liaison USB, géré par un composant FT245)
Interface avec une EEprom série
Interface avec EEprom Parallèle
Interface avec des DAC et ADC (protocole SPI)
Interface avec des capteurs de température.
Validation sur banc (sans la puissance) du système complet.
AVANEX 2006-2007
(4 mois)
Réalisation des spécifications d’une nouvelle plateforme de transmission optique
Câblage du nouveau micro contrôleur ARM9.
Réalisation de la caractérisation du composant ADM1062, permet de réaliser le séquencement des alimentations sur la plate-forme.
EADS DEFENSE ELECTRONICS 2005-2006
(1,5 an)
Projet : DNCA (Démonstrateur de nœud de communication aéroporté)
Système de transmission radio, de données entre deux équipements distants et mobiles
Spécification d'architecture
Codage des différentiels blocs
Simulations des blocs
Intégrations dans le système
Fonctions implémentées dans différents FPGA:
Système de poursuite de phase
Système d'encodage (CRC, TPC)
Bloc de gestion de la puissance d'émission
Mesure de taux d'erreur
Environnement technique
Simulation : Modelsim,
Routage : Xilinx
Synthèse : XST
Intégration : analyseur logique, oscilloscope, chipscope
SEASCAN ELECTRONICS 2004
(6 mois)
Développement d’une carte à base de FPGA Altera
Objet: Le but de la carte est de faire de la compression vidéo au format Jpeg 2000 et de stocker les données sur le disque dur d’un PC via le port PCI. L’application finale étant de mesurer la présence du plancton marin dans l’océan.
Ecriture d’un document de conception détaillé du FPGA
Développement du FPGA en « Full VHDL »
Simulation des sous blocs
Commentaires rigoureux de tout le VHDL
Ecriture des différents modèles des composants avec lequel le FPGA s’interface
Intégration sur la carte
Correction des bogues ou mise en place d’une manipulation pour résoudre ces bogues
Cette carte inclut :
Des composants Vidéo (ADV7123, ADV7183, ADV202, régulateurs, interface camera link)
Une interface PCI pour l’interface avec l’utilisateur
Une interface I2c, UART pour le paramétrage des composants
Environnement technique
Modelsim , Quartus
STAUBLI 2004
(4 mois)
Développement d’un FPGA en VHDL a partir du schématique. C’est un portage qui est demandé.
Ecriture du VHDL a partir d’un FPGA réalisé en schematique.
Ecriture des tests benches qui prouvent l’équivalence entre l’ancien design schématique et le nouveau design VHDL
IBM 2003
(5 mois)
Validation d’un ASIC de traitement et mise en forme de vidéo.
Correction du code / Ecriture de tests benchs
Travail en collaboration avec l’équipe de validation
THALES OPTRONICS 2003
(6 mois)
Développement d’un FPGA pour une application vidéo embarquée dans un sous marin.
Desentrelacement Vidéo
Interfaçage du FPGA avec une SDRAM
Interfaçage du FPGA avec une de leur carte
Transparence I2c
Interface avec un composant Vidéo en entrée BT 656
Le codage VHDL faisait suite à une analyse de timing précise afin de gérer correctement les asynchronismes
Environnement technique
Simulation : Modelsim
Routage : Xilinx
Synthèse : XST
HIGHWAVE OPTICAL 2002
(6 mois)
Développement d’un FPGA pour un asservissement de laser
Spécifications du FPGA
Codage d’un Xilinx XCV400
Simulation avec modelsim, synthèse avec FPGA Express et P&R avec Alliance ISE 4.1
Débugage sur la carte : mesure des signaux de commande générés par la carte et vérification de leur comportement conforme à la spécification
Documentations associées
Environnement technique
Simulation : Modelsim
Routage : Xilinx
Synthèse : XST
TAK’ASIC 2001
(10 mois)
Validation de cartes de démonstration
Ecriture de scripts de test en vue de valider la carte de compression et décompression d’image
Carte à base de FPGAs XCV2000
Travail en collaboration avec les équipes de développement, hardware et software
ATMEL 2000
(9 mois)
Participation au développement de plusieurs blocs d’un ASIC
Le module a réaliser gérait la transmission de données sur un bus VAN et les différents périphériques
Redesign de l’ASIC à partir du code VHDL
Transfert de technologie d’une techno 0.5µm a une techno 0.25 µm
Environnement technique
Modelsim, Leonardo
INGENICO 1999
(1 an)
Développement d’un FPGA pour une carte servant de plateforme pour la nouvelle génération de terminaux bancaire
Spécification du FPGA Xilinx XCV300
Développement des différents blocs : lecture piste magnétique, lecture carte à puce
Conception en full VHDL
Environnement technique
Modelsim, FPGA Express
SFIM 1998-1999
(9 mois)
Développement d’un nouveau système d’acquisition de paramètres avioniques (température, pression des pneus)
Au sein d’une équipe de 4 personnes, réalisation de différentes fonctions devant être implémentées dans les FPGAs XC4044 intégrés sur les cartes
Réalisation d’un module de datation
Gestion des paramètres d’acquisition en RAM
Environnement technique
Viewlogic, FPGA Express, Xilinx Foundation ISE
PHILIPS SEMICODUCTORS 1997-1998
(9 mois)
Conception d’une interface avec une SDRAM et un OSD (télévision numérique) implanté dans un ASIC.
Réalisation d’un bloc devant réaliser la mise en forme des données en vue de leur envoi vers un OSD
Etude de l’algorithme de sélection des pixels à afficher
Réalisation du debogage en simulation
SGS THOMSON 1997
(6 mois)
Conception d’une interface de communication entre une mémoire RAM et un bus I2C
Génération de trois modules :
Gestion du bus I2c
Gestion de la communication avec une mémoire RAM
Gestion de la communication entre ces deux modules Réalisation d’un bloc devant réaliser la mise en forme des données en vue de leur envoi vers un OSD
Domaines
MICRO-ELECTRONIQUE
CONCEPTION DE FPGA
Intégration de FPGA dans le système
Langages
SystemVerilog, VHDL, Visual Basic, C
Composants
Actel, Altera
Protocoles
I2c, PCI(PLDA), UART, Interface SDRAM, EEPROM série, Pci express
EEPROM //,SPI pour programmation de composants, USB
Outils
Modelsim pour la simulation du code
Quartus + Qsys (Altera), Libero (Actel)
Ingénieur
DEA en microélectronique (Grenoble)
1997
Langues
Anglais et Polonais : Courant