Olivier - Consultant CADENCE

Ref : 041203C001

42100 ST ETIENNE
Consultant (56 ans)
Freelance

Compétences

CADENCE

Expériences professionnelles

EXPERIENCES PROFESSIONNELLES

PROFESSEUR PHYSIQUE CHIMIE,
CAPES, Bi-admissible Agrégation Physique appliquée (Microélectronique, électronique)
2008-2012
Lycée, collège

CONSULTANT MICROELECTRONIQUE,
Texas Instruments-Villeneuve Loubet,
2004-2007
Programmation en C des circuits OMAP Texas Instruments (téléphonie mobile), gestion des périphériques, écran LCD, clavier, amplificateur audio, chargeur de batterie, port USB.

Rédaction des datasheets et notes d’applications des circuits OMAP Texas Instruments (téléphonie mobile)

2003–1999 Laboratoires MXM Sophia Antipolis
Chef de projet

 Conception d’un ASIC mixte de stimulation cochléaire en technologie CMOS 0,6 µm. Cet ASIC améliore d’un facteur 10 la consommation et l’encombrement de la partie réceptrice de l’implant cochléaire (dispositif médical pour les surdités profondes de l’oreille interne) et réduit son coût par 100. Définition des besoins, étude de l’architecture des blocs analogiques (amplificateur opérationnel, sources de courant et de tension, trigger de schmitt, level shifter, interrupteur faible injection de charges, mesure d’impédance …). Simulation électrique des blocs analogiques. Codage VHDL des blocs numériques chargés de décoder la trame de stimulation et de piloter les blocs analogiques. Implémentation d’un scan path pour tester les blocs numériques et permettre l’accessibilité aux signaux internes, analyse du taux de couverture. Synthèse VHDL avec contraintes de synthèse, placement routage des blocs numériques, simulation VHDL, écriture de testbenchs, création de fichiers SDF back-annotation, analyse de timing post layout, bufférisation de l’arbre d’horloge. Dessin des layouts des blocs analogiques, réduction de l’erreur relative par matching de même composant, structure common centroide, positionnement de prises substrat pour réduire le phénomène de latch up, choix des pads, dessin des masques de ASIC full custom (DRC,LVS) de façon à réduire la diaphonie capacitive et l’électromigration, définition de la largeur des interconnexions en fonction de la résistance souhaitée et du courant maximum, conception d’une maquette de test de l’ASIC, rédaction des rapports de conception, de test et d’une fiche projet intranet (procédure qualité), envoi du fichier GDSII en fonderie. Flot de conception Mentor.
 Conception d’un ASIC faible consommation de génération de trame et de commande de la boucle inductive HF de l’implant cochléaire en technologie CMOS 0,6 µm. Définition des besoins, étude de l’architecture des blocs analogiques (DPLL, oscillateur, power down, level shifter, convertisseur, étages HF …). Codage VHDL des blocs numériques chargés de générer une trame de stimulation en fonction des mots reçus sur l’interface SPI et de piloter les étages HF d’émission. Conception d’une maquette de test de l’ASIC, programmation du DSP Factory afin qu’il envoi les mots de commandes sur la liaison SPI. Rédaction des rapports de conception, de test et d’une fiche projet intranet (procédure qualité), envoi du fichier GDSII en fonderie.

 Conception d’un banc de test fonctionnel automatisé de l’ ASIC de stimulation cochléaire. Définition des vecteurs de test, achat des appareils de mesures, conception d’une carte de test qui génére les stimulis et les réponses attendues (SRAM, relais, support ASIC …). Programmation des trames de test à envoyer à l’ASIC pour chaque type de test : tests pads, analogiques, numériques, délais. Programmation des commandes GPIB des appareils de mesures (Visual C++). Rédaction des rapports de conception et de test.
 Déverminage dynamique à 125°C de l’ASIC de stimulation cochléaire. Définition des trames de déverminage, conception d’une carte de génération des trames à base d’un microcontrôleur PIC16F877 8 bits architecture RISC, programmation du microcontrôleur, conception des cartes étuves afin de solliciter au maximum l’ASIC. Les LEDs sur la face avant de l’appareil indiquent si les ASICs placés dans l’étuve reçoivent les trames de déverminage. Adaptation en impédance des câbles entre cartes pour les signaux rapides.
1999 Altran Crolles
Consultant
 Dessin des masques des modules de test des technologies ST Microelectronics CMOS, BiCMOS 0,18 µm et 0,25 µm , layout de mémoire eDRAM. Définition des règles de dessin du manuel DRC (Design rules check). Flot de conception Cadence.

Memscap Saint Ismier
Stagiaire
 Conception d’un amplificateur faible bruit en technologie CMOS 0,6 µm pour des applications radiofréquences UMTS 2 GHz dans le domaine des communications sans fil. Etude de l’architecture du LNA et des techniques de minimisation du bruit et de l’effet Miller (grilles interdigitées, étage cascode). Modélisation d’une bobine à facteur de qualité élevé pour l’amplification classe C. Simulation électrique du LNA, facteur de bruit, figure de bruit NF = 1,8 dB, paramètres S et stabilité du LNA, facteur de Rollett, adaptation de l’impédance d’entrée du LNA à 50 Ω. Linéarité du LNA IIP3 = - 9 dBm, gain en puissance S21 = 21dB. Flot de conception Mentor.
1998–1993 Lycée Lyon
Professeur certifié « Physique appliquée »
 Enseignement en terminale STI .
 Enseignement de l’électronique et de l’informatique industrielle à l’université et à l’ IUT.

Études et formations

Concepteur d’ ASICs numériques µP et analogiques RF, FPGA.

Formation 2004 Centre Langues Sophia Antipolis
 Cours d’anglais.
1999–1998 INPG Grenoble
DEA « Conception des systèmes intégrés ».
 Programmation d’une FPGA FLEX 10K d’Altera. Synthèse et placement routage d’un microcontrôleur 16 bits cadencé à 10 MHz (40000 portes) avec Synopsys FPGA compiler et MaxplusII. Analyse des performances en vitesse en fonction des différentes options proposées par MaxplusII.
 Fabrication d’un circuit intégré dans la salle blanche CIME-INPG pour une technologie NMOS 1µm. Etapes de fabrication : Oxydation sèche et humide du silicium (sèche pour les oxydes minces de grille), Dépôt chimique en phase vapeur LPCVD pour déposer du polysilicium. Photolithographie étalement de la résine photosensible avec la tournette, alignement du masque et de la plaquette, insolation, développement. Gravure humide (Al, SiO2) et sèche, la gravure plasma est anisotropique (polysilicium). Dopage, implantation ionique. Métallisation, dépôt par évaporation, dépôt par pulvérisation cathodique. Mesure de résistance carrée, méthode des 4 pointes. Ellipsométrie, mesure de l’épaisseur d’oxyde. Microscopie électronique à balayage.
 Utilisation du testeur de circuits intégrés IMS ATS Blazer du CIME-INPG afin de tester 4 échantillons du même additionneur 8 bits.
 Conception d’un multiplieur de 2 entiers de 8 bits en technologie Full custom 0,8 µm CMOS. Simulation électrique, placement routage, détermination du chemin critique et des performances en vitesse du circuit. Flot de conception Cadence.

1993–1990 Université Montpellier
Doctorat «Microélectronique ».
 Thèse : « Transport en régime de porteurs chauds dans le silicium.»
Calcul des coefficients de transport dans le silicium par résolution de l’équation de Boltzmann à partir de méthodes de calcul numériques. (méthode du prédicteur correcteur Runge Kutta, calcul d’intégrale par la méthode de Simpson, interpolation en utilisant les polynômes de lagrange, théorie de la perturbation physique quantique). Conception d’un programme en Fortran.

DEA «Microélectronique ».

1989–1984 Université Saint Etienne
Maîtrise « Techniques physiques et instrumentation ».
 Conception d’un programme de test et de réglages des modules analogiques constituant les cartes d’entrées sorties du système Acquiduc. Le programme en PASCAL pilote les appareils de mesures par le bus GPIB. (CELDUC)

DUT « Génie électrique et informatique industrielle ».
 Conception d’un pont en H commandant le moteur de la tourelle du char Dragar. Etude des circuits d’aide à la commutation. (GIAT)

Bac C.

Informatique
 CAO microélectronique : Mentor, Cadence, Tanner.
 Layout : IC Station, Virtuoso.
 Synthèse : Leonrado, Synopsys.
 Simulation VHDL : Modelsim.
 Simulation électrique : Accusim, Analog artist, Spice, Eldo.
 CAO carte : Eagle, Proteus, Cadstar.
 Programmation microcontrôleur : ICPROG, MPLAB.
 Programmation FPGA : ISE Xilinx, Quartus II, Maxplus II.
 FPGA : Virtex4, Virtex II Pro, Spartan, Stratix, Cyclone, Flex
 CPLD : Coolrunner, Max
 µP: ARM
 Bus: AMBA
 Programmation DSP : Code composer TI, Toccata.
 Langages : VHDL, assembleur, Visual C++, Fortran, Pascal.
 Appareils de mesures : GPIB.
 Logiciel de traitement du signal, automatique : Matlab, Simulink.
 Méthodes numériques, traitement du signal.
 Système d’exploitation : Unix, Windows.

Langues
Anglais: courant.