Consultant en software architecture sur la plate-forme diagnostic ( dual platforme avionics ) des avions Airbus ( J'ai aidé Airbus à comprendre les concepts haut-niveaux de l'architecture software afin d'implémenter une plateforme hôte pour des composants tiers / aussi : concepts de sécurité ( empécher l'intrusion / le hacking de la platforme diagnostic )
Environment : MS word , Operating System theories , Software Architecture Étude de faisabilité et prototypage d'un outil FBA ( Forensic Behavioural Analysis ) basé sur des composants web , l'outil permettant la classification des « comportements » des visiteurs . Projet en relation avec un projet de police international ( Interpol + divers LEAs )
Composants de FBA fournis par des labs de recherche en psychologie criminelle
Composants d'analyse de données sous Matlab / Filtres Bayésiens / Classificateurs
Plateforme AJAX Modifiée
Development de divers prototypes dans les domaines suivants : IP-based SIM ,NFC and EMV enabled SIM : quels business models et quelles specs pour une SIM EMV-NFC ?
Business modeling de projets avec BPM
Prototype d'un RSA OTP provisioning server pour (U)SIMs
Development de workflows de perso dans une platforme jbpm de perso carte ( High-Level design , jbpm code )
Development d'un outil permettant la generation de LLD à partir de diagrammes jbpm ( jbpm2doc )
Consulting pour des projets de perso contactless EMV pour des banques U.S et UK – Citybank , Barclays , etc ... ( qVSDC , MSD , Magstripe , PPSE , etc ... )
Java , amélioration d'un Systéme de Perso NFC par OTA
ANEVKA Internal projects :
P.L/Developer : Applet biometrique javacard « metamatch » ( Équipe de 3 ) basée sur des modéles morphogénétiques d'empreintes ( équation différentielle physico-mathématiques de formation embryonnaire des empreintes type « flambage » , projet de recherche ) pour SAGEM avec Vincent Fleury et équipe CNRS
Env : JCOP , JCOP plug-in eclipse
P.L : Contrôle d'accès « webwatcher » ( Équipe de 2 ) pour cherry biometrics
Env : UML design et code generation , cherry fingerprint hardware
P.L : Management d'une équipe d'experts réalisant des projets cartes en régie
Systéme de diagnostic pour grues industrielles pour SERAM GROUP
DMZ customisée pour CEMOI GROUP
carte VIP sans contact 3-factor ( puce-rfid-biométrique ) pour PARTOUCHE
Utilisation de Visual C++ pour de nombreux projets de développements
Design/architecture d'un O.S de carte pour l' implementation d'une carte EMV SECCOS pour AXALTO
- Definition de l'environment de developpement basé sur la géneration de code et de tests depuis des modèles UML , réalisation du Project Plan et des estimations de workload .
- Developpement UML avec Leirios et Rhapsody
– Utilisation d'outils de Risk management , project plan détaillé avec maj dynamique via scripts , task tracker , etc ...
- Dev d'un O.S complet de carte à puce
- Dev Couches Basses ( HAL )
Validation CC EAL 4+ ZKA
utilisation de l'IDE Visual C++
Creation et dev d'un outil permettant la génération semi automatique de tests à partir de templates permettant de valider l'implémentation API Javacard 2.2 de l'OS carte
-Generation de + de 10k de tests in card/out card avec PERL
-Generation des projets MS VC++ et de la structure fichier des tests ( faits à la main jusque la ... )
-Utilisation d'ATOS
-Generation de la doc sous DOORS
-Accessoire : validation d'un bootloader gemplus + étude de technos de gen de tests completements automatisées ( Tobias de l'UJF avec jml , Leirios , etc ... )
Developemment en Java d'applicatifs permettant l'import et l'export de fichiers images d'enregistrements EEG et destiné à leur interprétation
-Développement d'une carte d'acquisition EEG sous forme de serveur brodcastant les données EEG via TCP/IP aux clients graphiques => design du pcb puis gravage et prog du µC
-Dev d'applis en C++ destinées à contrôler et paramétrer la carte d'acquisition
+ tard (2006 suite du projet ) Phase II : implementation des algos de reconnaissance de signaux cérébraux type « Ordre pensé » - issus des recherches en cours Wadsworth Institute equipe wolpaw / vaughan , dev sur FPGA Altera / NIOS avec design softcore + algos de filtrage et classificateurs et CSPs intégrés -- projet en recherche de financement depuis cette date
Dev d'une application « embarquée » en C++ sur noyau QNX permettant l'analyse des trames T=0 et T=1 et la configuration d'un lecteur de test permettant le stress de cartes via la norme ISO ( e.g modifier n'importe quel parametre protocolaire )
-relaisation des specs de design et de l'acquisition DMA et de l'architecture temps-réel ( mutexes , threads , etc ... )
Programmation du FPGA ( en fait le pentium vu comme FPGA , le boitier ayant un design de mini pc )
IHM Web pour le contrôle a distance
utilisation du modele SDL T=0 et surtout T=1
service de configuration du lecteur de test ( 500 params )
Design de la carte d'acquisition
compatibilité Electromagnétique . etc ...
Dev d'une application de personalisation en C++ pour la carte d'identité à puce type « INES »
Dev d'une DLL offrant les services de perso des cartes OCS
Gestion des coupleurs pc/sc et micropross en tcp/ip ( prog coldfire )
Integration dans un workflow de production ( Identity Data acquisition , SQL server , certificate server ... )
Etude et tests des cartes Cosmopolic ( OCS )
Conception du mapping ( structure fichiers et conditions d'accès ) suivant Norme Expérimentale
Dev d'une IHM en MFC pour gérer les profils de perso
Modif d'une application de perso contacless en VB pour Mifare servant de démonstrateur
Utilisation de C++ Test et Insure ++ pour la validation ( memory leaks , ..)
Utilisation de PKCS#11, #15 , CSPs